JPH03295265A - マルチチツプ半導体装置 - Google Patents
マルチチツプ半導体装置Info
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- JPH03295265A JPH03295265A JP2096423A JP9642390A JPH03295265A JP H03295265 A JPH03295265 A JP H03295265A JP 2096423 A JP2096423 A JP 2096423A JP 9642390 A JP9642390 A JP 9642390A JP H03295265 A JPH03295265 A JP H03295265A
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- Japan
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- semiconductor device
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 72
- 239000002184 metal Substances 0.000 claims abstract description 23
- 229910052751 metal Inorganic materials 0.000 claims abstract description 23
- 229910000679 solder Inorganic materials 0.000 claims abstract description 6
- 230000017525 heat dissipation Effects 0.000 claims description 19
- 238000007747 plating Methods 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 4
- 238000007740 vapor deposition Methods 0.000 claims description 4
- 239000000853 adhesive Substances 0.000 claims description 3
- 230000001070 adhesive effect Effects 0.000 claims description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 2
- 229910052802 copper Inorganic materials 0.000 claims description 2
- 239000010949 copper Substances 0.000 claims description 2
- 229910052737 gold Inorganic materials 0.000 claims description 2
- 229910052718 tin Inorganic materials 0.000 claims description 2
- 150000002739 metals Chemical class 0.000 claims 4
- 229910000881 Cu alloy Inorganic materials 0.000 claims 1
- 229910020816 Sn Pb Inorganic materials 0.000 claims 1
- 229910020922 Sn-Pb Inorganic materials 0.000 claims 1
- 229910008783 Sn—Pb Inorganic materials 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 8
- 239000010410 layer Substances 0.000 abstract description 4
- 239000000463 material Substances 0.000 abstract description 4
- 239000011347 resin Substances 0.000 abstract description 4
- 229920005989 resin Polymers 0.000 abstract description 4
- 238000007789 sealing Methods 0.000 abstract description 4
- 239000011229 interlayer Substances 0.000 abstract description 2
- 238000004382 potting Methods 0.000 abstract description 2
- 238000001465 metallisation Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 5
- 230000015654 memory Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 239000004593 Epoxy Substances 0.000 description 2
- 238000001816 cooling Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 229910001020 Au alloy Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009429 electrical wiring Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の構造とその製造法に係り、特に、
フィルムキャリアを用いた大容量マルチチップ半導体装
置用枠とマルチチップの冷却法に関する。
フィルムキャリアを用いた大容量マルチチップ半導体装
置用枠とマルチチップの冷却法に関する。
半導体メモリは、大型コンピュータ、ワークスティジョ
ン、パソコン、ワープロ等の情報機器に多量に使用され
ている。今後これらの機器の高性能化、製品拡大がさら
に進むことから、ここに使われている半導体メモリの需
要も加速的に増大していくものと予想される。これに対
し、大容量のメモリを必要とする装置では、機器内での
半導体メモリが占める実装面積は増大する方向にあり、
これが機器の小形、軽量化を阻害する最大の要因となっ
ている。この問題の解決法として、そのひとつは従来か
ら強力に押し進められているチップ内素子の高集積化に
よるーチップ当りのメモリ容量増大である。また、他の
一つはパッケージングされたメモリモジュールをプリン
ト配線板に高密度に実装する方法であり、さらに、他の
一つは、特開昭５９−１９４４６０号及び特開昭６１−
１８５９５８号公報に述べられているように、複数個の
半導体チップを厚さ方向に積み重ねて高密度化を図るも
のである。これらのうち、チップ内素子の高集積化は従
来技術の延長では解決出来ない新しい局面に来ており、
新技術、生産設備の開発が必要である。プリント板への
高密度実装方法はモジュールの小型化、プリント板への
両面実装、Ｚ Ｉ Ｐ （Ｚｃｇｚａｑｉｎｌｉｎｅ
ｐａｃｋａｇｅ）部品の採用等が行なわれており、−個
のチップを−パッケージングとしたモジュールを使う範
囲ではこれ以上の大幅な高密度化は難しい状況にある。
ン、パソコン、ワープロ等の情報機器に多量に使用され
ている。今後これらの機器の高性能化、製品拡大がさら
に進むことから、ここに使われている半導体メモリの需
要も加速的に増大していくものと予想される。これに対
し、大容量のメモリを必要とする装置では、機器内での
半導体メモリが占める実装面積は増大する方向にあり、
これが機器の小形、軽量化を阻害する最大の要因となっ
ている。この問題の解決法として、そのひとつは従来か
ら強力に押し進められているチップ内素子の高集積化に
よるーチップ当りのメモリ容量増大である。また、他の
一つはパッケージングされたメモリモジュールをプリン
ト配線板に高密度に実装する方法であり、さらに、他の
一つは、特開昭５９−１９４４６０号及び特開昭６１−
１８５９５８号公報に述べられているように、複数個の
半導体チップを厚さ方向に積み重ねて高密度化を図るも
のである。これらのうち、チップ内素子の高集積化は従
来技術の延長では解決出来ない新しい局面に来ており、
新技術、生産設備の開発が必要である。プリント板への
高密度実装方法はモジュールの小型化、プリント板への
両面実装、Ｚ Ｉ Ｐ （Ｚｃｇｚａｑｉｎｌｉｎｅ
ｐａｃｋａｇｅ）部品の採用等が行なわれており、−個
のチップを−パッケージングとしたモジュールを使う範
囲ではこれ以上の大幅な高密度化は難しい状況にある。
これに対し、複数個のＩＣチップを厚さ方向に積み重ね
る方法が非常に有利であり、種々提案されているが、従
来の方法では、例えば、高速論理回路素子、あるいは、
記憶素子と混在して積層した場合、特開昭６２−２６１
１６６号、実開昭６３−３６０５２号公報に述べられて
いるように、動作時に発熱量の多い論理回路素子を冷却
する点について考慮がなされておらず、動作時の発熱に
よりマルチチップ半導体装置全体が昇温し、誤動作を起
こしたり素子自体の性能劣化を招く問題があった。
る方法が非常に有利であり、種々提案されているが、従
来の方法では、例えば、高速論理回路素子、あるいは、
記憶素子と混在して積層した場合、特開昭６２−２６１
１６６号、実開昭６３−３６０５２号公報に述べられて
いるように、動作時に発熱量の多い論理回路素子を冷却
する点について考慮がなされておらず、動作時の発熱に
よりマルチチップ半導体装置全体が昇温し、誤動作を起
こしたり素子自体の性能劣化を招く問題があった。
本発明の目的は、上記従来技術の不具合点を除去した半
導体装置の構造を提供するものである。
導体装置の構造を提供するものである。
上記目的を達成するために、本発明はマルチチップ半導
体装置用枠に一主面が半導体チップの裏面と接着面とな
るように半導体チップより大きい孔部を設け、且つ、ア
ウタリードに対向する部分に開口部を設け、孔部および
アウタリードの接続部以外の二つの辺部の裏表面に金属
をめっきもしくは蒸着でコートし、この裏表面の金属を
スルホールで接続一体化することにより達成される。
体装置用枠に一主面が半導体チップの裏面と接着面とな
るように半導体チップより大きい孔部を設け、且つ、ア
ウタリードに対向する部分に開口部を設け、孔部および
アウタリードの接続部以外の二つの辺部の裏表面に金属
をめっきもしくは蒸着でコートし、この裏表面の金属を
スルホールで接続一体化することにより達成される。
すなわち、フィルムキャリアテープに半導体チップを電
気的に接続したフィルムキャリア半導体装置を組立用枠
を介して、二個以上積み重ねてなるマルチチップ半導体
装置において、組立用枠の一主面が半導体チップの裏面
と接着面となるようにチップより大きい孔部を設け、孔
部およびアウタリードの接続部以外の二つの辺部の裏表
面に金属をめっき、あるいは、蒸着によりコートとし、
裏表面にコートされた金属をスルホールによって接続し
一体化することにより、マルチチップ半導体装置が動作
時にチップから発生する熱は、枠裏表面の金属からスル
ホールを介して、モジュール基板に放熱され、マルチチ
ップ半導体装ａを正常動作温度以下に保持する。これに
より、動作時の発熱による装置全体の昇温を防ぐことが
出来るので、装置の誤動作を起こさず、素子自体の性能
劣化を防ぎ安定した動作性能を得ることができる。
気的に接続したフィルムキャリア半導体装置を組立用枠
を介して、二個以上積み重ねてなるマルチチップ半導体
装置において、組立用枠の一主面が半導体チップの裏面
と接着面となるようにチップより大きい孔部を設け、孔
部およびアウタリードの接続部以外の二つの辺部の裏表
面に金属をめっき、あるいは、蒸着によりコートとし、
裏表面にコートされた金属をスルホールによって接続し
一体化することにより、マルチチップ半導体装置が動作
時にチップから発生する熱は、枠裏表面の金属からスル
ホールを介して、モジュール基板に放熱され、マルチチ
ップ半導体装ａを正常動作温度以下に保持する。これに
より、動作時の発熱による装置全体の昇温を防ぐことが
出来るので、装置の誤動作を起こさず、素子自体の性能
劣化を防ぎ安定した動作性能を得ることができる。
以下、本発明の一実施例を第１図ないし第４図により説
明する。第１図は本発明によるマルチチップ半導体装置
組立用枠の斜視図である。第２図はフィルムキャリア半
導体装置の斜視図で第３図は組立用枠を用いて組立だ本
発明によるマルチチップ半導体装置の斜視図である。第
４図は、半導体素子表面の熱をポツテング封止表面部か
ら放熱するため、伝熱性の良い金属を枠の孔部裏面のめ
っき、あるいは、蒸着した金属と接着させた場合の一実
施例のマルチチップ半導体装置を中央部で切断した場合
の断面図である。
明する。第１図は本発明によるマルチチップ半導体装置
組立用枠の斜視図である。第２図はフィルムキャリア半
導体装置の斜視図で第３図は組立用枠を用いて組立だ本
発明によるマルチチップ半導体装置の斜視図である。第
４図は、半導体素子表面の熱をポツテング封止表面部か
ら放熱するため、伝熱性の良い金属を枠の孔部裏面のめ
っき、あるいは、蒸着した金属と接着させた場合の一実
施例のマルチチップ半導体装置を中央部で切断した場合
の断面図である。
第１図において、マルチチップ半導体装置用枠１は基材
がガラス−エポキシ系で基板を凹形に切削するとともに
、半導体チップ搭載部分、および、放熱用メタライズ部
分４以外の箇所は基板を貫通にした孔部７，７°を設け
、第２図に示すアウタリード９に対応するようにアウタ
リード接続用端子２と放熱用メタライズ４，４°が設け
られている。アウタリード接続用端子２及び放熱用メタ
ライズ４，４゛の表裏の配線パターンは、スルホール３
及び５で電気的導通がとられている。この様な組立用枠
に第２図に示す様な、半導体チップ８にバンプ３が形成
され、フィルムキャリアテープのインナリードとつなが
り、それはアウタリード９と一体となっている。
がガラス−エポキシ系で基板を凹形に切削するとともに
、半導体チップ搭載部分、および、放熱用メタライズ部
分４以外の箇所は基板を貫通にした孔部７，７°を設け
、第２図に示すアウタリード９に対応するようにアウタ
リード接続用端子２と放熱用メタライズ４，４°が設け
られている。アウタリード接続用端子２及び放熱用メタ
ライズ４，４゛の表裏の配線パターンは、スルホール３
及び５で電気的導通がとられている。この様な組立用枠
に第２図に示す様な、半導体チップ８にバンプ３が形成
され、フィルムキャリアテープのインナリードとつなが
り、それはアウタリード９と一体となっている。
マルチチップ半導体装置の組立は次の手順によって行な
われる。まず、第１図に示すガラス−エポキシ基板で作
られた組立枠１の上に、アウタリード９を整形した第２
図に示すようなフィルムキャリア半導体装置を乗せ、次
に、第二番目の組立枠１をフィルムキャリア半導体装置
の上に乗せ、更に、その上に組立枠１を乗せ、第３図に
示す様に、ｎ段（ここでは四段）遂次積層する。次に積
層したものは接続用端子２，２゛とアウタリード９、お
よび、放熱用メタライズ４材質に応じた接続プロセスで
層間接続を行う。放熱用メタライズ４は接続用端子２，
２° と同じメタライズが用いられる。一般的には、接
続用端子の材質は銅下地にＡｕ、 Ｓｎ、 ５ｎ−Ｐｂ
合金、 Ｎｉ−Ａｕ合金等がめつき、あるいは、蒸着に
よりメタライズされている。ここでは、層間接続は温度
２１５℃〜温度３１５℃ではんだ−はんだの接合を行っ
た。また、ポツテング封止樹脂表面上にはんだめっきし
た放熱用金属板１３を接触させ一方を組立枠１の裏面の
放熱用メタライズ４にはんだ−はんだ接続し、プリント
配線基板１４に搭載したのが第４図である。マルチチッ
プ半導体装置内の個々の半導体チップ８は動作時多量の
熱を生じる。この熱は半導体チップ内を伝導し、封止用
樹脂を通して最上層の放熱用金属板１３を介して放熱さ
れたり、アウタリード９、あるいは、半導体チップ８の
裏面の放熱用メタライズを経由して組立枠１がら空気中
へ放熱される場合と、放熱用メタライズのスルホール及
び、Ｒ下Ｎｊの組立枠１の半導体チップ８搭載部分の裏
面の放熱用メタライズを経由してプリント配線基板１４
へ放熱されるものがある。その際、放熱用金属板１３に
より約５〜１０℃の温度低下の効果があり、更に放熱用
メタライズ４及びスルホール５，６を経由して、プリン
ト配線板１４への放熱効果として２０〜３０℃、アウタ
リード９部からの効果として約５℃が見込まれる。これ
により、動作時の半導体チップ８からの発熱が積極的に
冷却されマルチチップ半導体装置全体の昇温を防ぎ１、
約８０℃以下に抑えることができ、安定した動作性能が
得られ、高密度のマルチチップ半導体装置が実現出来る
。
われる。まず、第１図に示すガラス−エポキシ基板で作
られた組立枠１の上に、アウタリード９を整形した第２
図に示すようなフィルムキャリア半導体装置を乗せ、次
に、第二番目の組立枠１をフィルムキャリア半導体装置
の上に乗せ、更に、その上に組立枠１を乗せ、第３図に
示す様に、ｎ段（ここでは四段）遂次積層する。次に積
層したものは接続用端子２，２゛とアウタリード９、お
よび、放熱用メタライズ４材質に応じた接続プロセスで
層間接続を行う。放熱用メタライズ４は接続用端子２，
２° と同じメタライズが用いられる。一般的には、接
続用端子の材質は銅下地にＡｕ、 Ｓｎ、 ５ｎ−Ｐｂ
合金、 Ｎｉ−Ａｕ合金等がめつき、あるいは、蒸着に
よりメタライズされている。ここでは、層間接続は温度
２１５℃〜温度３１５℃ではんだ−はんだの接合を行っ
た。また、ポツテング封止樹脂表面上にはんだめっきし
た放熱用金属板１３を接触させ一方を組立枠１の裏面の
放熱用メタライズ４にはんだ−はんだ接続し、プリント
配線基板１４に搭載したのが第４図である。マルチチッ
プ半導体装置内の個々の半導体チップ８は動作時多量の
熱を生じる。この熱は半導体チップ内を伝導し、封止用
樹脂を通して最上層の放熱用金属板１３を介して放熱さ
れたり、アウタリード９、あるいは、半導体チップ８の
裏面の放熱用メタライズを経由して組立枠１がら空気中
へ放熱される場合と、放熱用メタライズのスルホール及
び、Ｒ下Ｎｊの組立枠１の半導体チップ８搭載部分の裏
面の放熱用メタライズを経由してプリント配線基板１４
へ放熱されるものがある。その際、放熱用金属板１３に
より約５〜１０℃の温度低下の効果があり、更に放熱用
メタライズ４及びスルホール５，６を経由して、プリン
ト配線板１４への放熱効果として２０〜３０℃、アウタ
リード９部からの効果として約５℃が見込まれる。これ
により、動作時の半導体チップ８からの発熱が積極的に
冷却されマルチチップ半導体装置全体の昇温を防ぎ１、
約８０℃以下に抑えることができ、安定した動作性能が
得られ、高密度のマルチチップ半導体装置が実現出来る
。
本発明によれば、動作時に半導体素子から発生する熱を
各段の放熱用メタライズ、あるいは、放熱板を経由して
、スルホール部分から放熱ができ、動作時温度を約１０
０℃以下に抑えることができるので、マルチチップ半導
体装置の昇温を防ぎ、装置の誤動作を招くことなく安定
した動作性能を得る効果がある。また加熱状態における
半導体素子の急速な性能の劣化を防ぎ長時間にわたり動
作性能を確保できる。
各段の放熱用メタライズ、あるいは、放熱板を経由して
、スルホール部分から放熱ができ、動作時温度を約１０
０℃以下に抑えることができるので、マルチチップ半導
体装置の昇温を防ぎ、装置の誤動作を招くことなく安定
した動作性能を得る効果がある。また加熱状態における
半導体素子の急速な性能の劣化を防ぎ長時間にわたり動
作性能を確保できる。
第１図は本発明の一実施例のマルチチップ半導体装置用
枠の斜視図、第２区はマルチチップ半導体装置のフィル
ムキャリア半導体装置の斜視図、第３図は本発明による
組立用枠を用いて、フィルムキャリア半導体装置を積み
重ねて組立だマルチチップ半導体装置の斜視図、第４図
は、本発明の組立用枠を用い、フィルムキャリア半導体
装置表面に放置用金属を設置したマルチチップ半導体装
置の断面図である。 １・・・組立用枠 ２・・・アウタリード接続用端子 ３・・・電気配線用スルホール ４・・・放熱用メタライズ ５，６・・・スルホール８
・・・フィルムキャリア半導体素子 １２・・・ポツテング樹脂 １３・・・放熱用金属板
１４・・・プリント配線板 鞘１図 鞘２図
枠の斜視図、第２区はマルチチップ半導体装置のフィル
ムキャリア半導体装置の斜視図、第３図は本発明による
組立用枠を用いて、フィルムキャリア半導体装置を積み
重ねて組立だマルチチップ半導体装置の斜視図、第４図
は、本発明の組立用枠を用い、フィルムキャリア半導体
装置表面に放置用金属を設置したマルチチップ半導体装
置の断面図である。 １・・・組立用枠 ２・・・アウタリード接続用端子 ３・・・電気配線用スルホール ４・・・放熱用メタライズ ５，６・・・スルホール８
・・・フィルムキャリア半導体素子 １２・・・ポツテング樹脂 １３・・・放熱用金属板
１４・・・プリント配線板 鞘１図 鞘２図
Claims (1)
- 【特許請求の範囲】 １、フィルムキャリアテープに半導体チップを電気的に
接続したフィルムキャリア半導体装置を組立用枠を介し
て、二個以上積み重ねたマルチチップ半導体装置におい
て、 一主面が前記半導体チップの裏面と接着面となるように
、前記半導体チップより大きい孔部を設け、且つ、アウ
タリードに対向する部分に開口部を設け前記孔部および
前記アウタリードの接続部以外の二つの辺部の裏表面に
金属をめっき、もしくは蒸着でコートし、前記裏表面の
金属をスルホールで接続一体化したことを特徴とするマ
ルチチップ半導体装置。 ２、請求項１において、フィルムキャリア半導体装置を
二個以上積み重ねたマルチチップ半導体装置の組立用枠
を用いて積層したマルチチップ半導体装置。 ３、請求項２において、マルチチップ半導体装置を二個
以上用いたモジュールのマルチチップ半導体装置の最下
層枠裏面の金属部に対向するモジュール基板に放熱用パ
ターンを設け、前記マルチチップと前記放熱用パターン
を一体化し、前記マルチチップ半導体装置の熱を放熱す
るモジュール。 ４、請求項１において、前記組立用枠を用いてフィルム
キャリア半導体装置表面に伝熱性接着剤あるいは金属を
設置し、上層枠底部裏面の金属と接続させ、フィルムキ
ャリア半導体装置表面からの放熱を高めるマルチチップ
半導体装置。 ５、請求項１において、孔部および二つの辺部の裏表面
の金属として、ＳｎおよびＳｎ−Ｐｂ系はんだを用いた
マルチチップ半導体装置。 ６、請求項１において、孔部および二つの辺部の裏表面
の金属として、銅および銅合金を用いたマルチチップ半
導体装置。 ７、請求項１において、孔部および二つの辺部の裏表面
の金属として、ＡｕおよびＮｉ−Ａｕ系金属を用いたマ
ルチチップ半導体装置。 ８、請求項１において、孔部および二つの辺部の裏表面
金属の代りに導電性接着剤を用いたマルチチップ半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2096423A JPH03295265A (ja) | 1990-04-13 | 1990-04-13 | マルチチツプ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2096423A JPH03295265A (ja) | 1990-04-13 | 1990-04-13 | マルチチツプ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03295265A true JPH03295265A (ja) | 1991-12-26 |
Family
ID=14164578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2096423A Pending JPH03295265A (ja) | 1990-04-13 | 1990-04-13 | マルチチツプ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03295265A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09186204A (ja) * | 1995-12-28 | 1997-07-15 | Nec Corp | テープキャリアパッケージのスタック構造 |
| US6091142A (en) * | 1996-12-16 | 2000-07-18 | Lg Electronics, Inc. | Assembly for dissipating heat from a stacked semiconductor package |
| US6188127B1 (en) | 1995-02-24 | 2001-02-13 | Nec Corporation | Semiconductor packing stack module and method of producing the same |
| US6861737B1 (en) * | 1996-12-30 | 2005-03-01 | Samsung Electronics Co., Ltd. | Semiconductor device packages having semiconductor chips attached to circuit boards, and stack packages using the same |
-
1990
- 1990-04-13 JP JP2096423A patent/JPH03295265A/ja active Pending
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