KR100584003B1

KR100584003B1 - 적층 칩 패키지의 제조 방법

Info

Publication number: KR100584003B1
Application number: KR1019990054459A
Authority: KR
Inventors: 송근호; 성시찬
Original assignee: 삼성전자주식회사
Priority date: 1999-12-02
Filing date: 1999-12-02
Publication date: 2006-05-29
Also published as: KR20010053901A

Abstract

본 발명은 적층 칩 패키지의 제조 방법에 관한 것으로, 반도체 웨이퍼를 개별 반도체 소자로 분리한 상태에서 각 반도체 소자에 연결 배선을 형성하는 데에 따른 문제점을 해결하기 위해서, 웨이퍼 상태에서 연결 배선을 형성하고 웨이퍼에 대한 절삭 공정 이후에 바로 적층 칩 패키지를 구현할 수 있도록 하는 적층 칩 패키지의 제조 방법을 제공한다. 즉, 본 발명은 적층 칩 패키지의 제조 방법으로, (A) 웨이퍼 제조 공정을 통하여 웨이퍼 기판에 집적회로들이 형성되고, 상기 집적회로들과 전기적으로 연결된 전극 패드들과 상기 집적회로들을 보호하기 위한 불활성층이 상기 웨이퍼 기판의 상부면에 형성되어 복수개의 소자 영역과 상기 소자 영역 사이의 칩 절단 영역을 이루는 반도체 웨이퍼를 준비하는 단계와; (B) 상기 전극 패드에서 소정의 간격으로 이격된 위치에 상기 웨이퍼 기판을 관통하는 접속 구멍을 형성하는 단계와; (C) 상기 전극 패드 상의 상기 불활성층을 제거하여 상기 전극 패드를 개방하는 단계와; (D) 상기 전극 패드와 접속 구멍을 연결하고, 상기 웨이퍼의 하부면에 노출된 상기 접속 구멍에서 상기 전극 패드와 접속 구멍이 연결된 방향과 동일한 방향으로 연장되게 연결 배선을 형성하는 단계와; (E) 상기 칩 절단 영역을 따라 상기 웨이퍼를 절단하여 각각의 반도체 소자들로 분리하는 단계; 및 (F) 2개 이상의 상기 반도체 소자를 적층하되, 하부의 반도체 소자의 연결 배선과 상부의 반도체 소자의 연결 배선 사이에 도전성 접착제로 연결하여 적층 칩 패키지를 형성하는 단계;를 포함하는 적층 칩 패키지의 제조 방법을 제공한다. 그리 고, 접속 구멍은 레이져 빔을 조사하여 형성하는 것이 바람직하다.

접속 구멍, 적층 칩, 반도체 소자, 레이져, 레이져 빔

Description

적층 칩 패키지의 제조 방법{Method for manufacturing stack chip package}

도 1은 적층 칩 패키지의 본 발명에 따른 제조 방법의 실시예를 나타내는 공정도,

도 2 내지 도 7은 도 1에 도시된 제조 방법의 각 단계들을 보여주는 도면들로서,

도 2는 패드 오픈 공정 전의 반도체 웨이퍼를 도시한 사시도,

도 3은 레이져 빔으로 접속 구멍을 형성하는 단계를 보여주는 사시도,

도 4는 전극 패드를 개방시키는 단계를 보여주는 사시도,

도 5a 내지 도 5c는 연결 배선을 형성하는 단계를 보여주는 사시도,

도 6은 웨이퍼를 절삭하는 단계를 보여주는 사시도,

도 7은 도 6의 반도체 소자 2개가 적층된 적층 칩 패키지를 보여주는 단면도,

도 8은 도 6의 반도체 소자 4개가 적층된 적층 칩 패키지를 보여주는 단면도이다.

* 도면의 주요 부분에 대한 설명 *

10 : 웨이퍼 11 : 웨이퍼 기판

12 : 소자 영역 14 : 칩 절단 영역

16 : 전극 패드 18 : 접속 구멍

20 : 반도체 소자 32, 34 : 도전성 접착제

36 : 인쇄회로기판 40 : 솔더 볼

50 : 봉합부 60 : 레이져 조사 장치

80, 90 : 적층 칩 패키지

본 발명은 반도체 패키지의 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 소자가 3차원으로 적층된 적층 칩 패키지의 제조 방법에 관한 것이다.

일반적인 반도체 웨이퍼(semiconductor wafer)는 평면이기 때문에, 한 평면내에 반도체 소자의 집적도을 향상시키는 데 한계가 있다. 또한 집적도를 향상시키는 데도 많은 설비투가가 필요한 실정이다. 따라서, 현재 반도체 패키지의 고집적화를 위하여 많은 회사들 및 학계에서 고밀도 3차원 칩, 3차원 패키지의 적층 방법을 연구하고 있다. 즉, 반도체 웨이퍼를 개별 반도체 소자로 절삭한 이후에 집적도를 높이는 방법을 연구하고 있다.

복수개의 단위 패키지를 3차원으로 적층하여 제조된 3차원 적층 패키지는 고집적화를 이룰 수 있는 반면에, 두께가 두꺼워 반도체 제품의 경박단소화에 대한 대응성이 떨어지는 문제점을 안고 있다.

복수개의 반도체 소자를 3차원으로 적층하여 제조된 3차원 적층 칩 패키지는 고집적화를 이룰 수 있는 동시에 반도체 제품의 경박단소화에 대한 대응성도 뛰어나다. 그리고, 반도체 소자를 인쇄회로기판에 플립 칩 본딩 했을 때, 반도체 제품의 두께를 최소화할 수 있다. 그러나, 플립 칩 본딩 방법으로 반도체 소자를 3차원으로 적층하는 데는 한계가 있다. 즉, 하나의(첫 번째) 반도체 소자를 기판에 플립 칩 본딩한 이후에 두 번째 반도체 소자를 첫 번째 반도체 소자에 3차원으로 적층할 수 있는 있지만, 첫 번째 반도체 소자와 두 번째 반도체 소자를 전기적으로 연결시키는 것이 문제이다.

이와 같은 문제점을 해결할 수 있는 방안으로, IBM에서 등록한 US5818107이 있다. US5818107은 반도체 소자의 활성면에 형성된 전극 패드와 연결되도록 측면과 배면에 연결 배선을 형성한 반도체 소자를 이용한 적층 칩 패키지를 개시하고 있다. 이때, 반도체 소자의 측면과 배면에 연결 배선을 형성하는 방법은, 반도체 웨이퍼를 개별 반도체 소자로 절삭한 이후에 튜브안에 복수개의 반도체 소자를 쌓아서 반도체 소자들에 금속 증착 공정을 통하여 연결 배선을 형성하는 방법을 사용한다.

그런데, US5818107은 절삭 공정이 완료된 개별 반도체 소자 상태로 연결 배선을 형성하는 금속 증착 공정과 적층 칩 패키지를 제조하는 공정을 진행해야 하지만, 반도체 소자는 작고 외력에 쉽게 손상될 수 있기 때문에, 취급하는 것이 용이하지 않다. 반도체 소자 상태로 공정을 진행하기 위해서 취급하는 것이 용이하지 않음은 일반적으로 알려진 사실이다. 개별 반도체 소자로 분리된 상태에서 연결 배선을 형성하는 공정을 진행할 경우, 웨이퍼 상태의 금속 증착 효율에 비해서 금 속 증착 효율이 떨어지는 문제점도 안고 있다.

그리고, 연결 배선이 반도체 소자의 가장자리 부분에만 형성되기 때문에, 에지 패드의 반도체 소자에는 적용할 수 있는 반면에, 센터 패드의 반도체 소자에는 적용할 수 없는 문제점도 안고 있다.

따라서, 본 발명의 목적은 웨이퍼에 대한 절삭 공정을 진행하기 전에 연결 배선을 형성하는 공정을 진행할 수 있도록 하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명은 적층 칩 패키지의 제조 방법으로, (A) 웨이퍼 제조 공정을 통하여 웨이퍼 기판에 집적회로들이 형성되고, 상기 집적회로들과 전기적으로 연결된 전극 패드들과 상기 집적회로들을 보호하기 위한 불활성층이 상기 웨이퍼 기판의 상부면에 형성되어 복수개의 소자 영역과 상기 소자 영역 사이의 칩 절단 영역을 이루는 반도체 웨이퍼를 준비하는 단계와; (B) 상기 전극 패드에서 소정의 간격으로 이격된 위치에 상기 웨이퍼 기판을 관통하는 접속 구멍을 형성하는 단계와; (C) 상기 전극 패드 상의 상기 불활성층을 제거하여 상기 전극 패드를 개방하는 단계와; (D) 상기 전극 패드와 접속 구멍을 연결하고, 상기 웨이퍼의 하부면에 노출된 상기 접속 구멍에서 상기 전극 패드와 접속 구멍이 연결된 방향과 동일한 방향으로 연장되게 연결 배선을 형성하는 단계와; (E) 상기 칩 절단 영역을 따라 상기 웨이퍼를 절삭하여 각각의 반도체 소자들로 분리하는 단계; 및 (F) 2개 이상의 상기 반도체 소자를 적층하되, 하부의 반도체 소자의 연결 배선 과 상부의 반도체 소자의 연결 배선 사이에 도전성 접착제로 연결하여 적층 칩 패키지를 형성하는 단계;를 포함하는 적층 칩 패키지의 제조 방법을 제공한다.

본 발명에 따른 전극 패드는 칩 절단 영역에 근접한 소자 영역의 가장자리 영역에 형성되며, 접속 구멍은 칩 절단 영역에 형성된다. 그리고, (B) 단계에서, 접속 구멍은 레이져 빔을 조사하여 형성하는 것이 바람직하다.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.

도 1은 적층 칩 패키지의 본 발명에 따른 제조 방법의 실시예를 나타내는 공정도(70)이다. 그리고, 도 2 내지 도 7은 도 1에 도시된 제조 방법의 각 단계들을 보여주는 도면들이다. 도 1 내지 도 7을 참조하여 본 발명에 따른 제조 방법의 한가지 실시예에 대해서 설명하겠다. 한편, 도면을 통틀어 동일한 도면부호는 동일한 구성 요소를 나타낸다.

본 실시예의 제조 공정은 반도체 웨이퍼(10)의 준비 단계로부터 시작된다(71). 웨이퍼(10)는, 도 2 및 도 3에 도시된 바와 같이, 실리콘과 같은 웨이퍼 기판(11)에 일반적으로 웨이퍼 제조 공정을 통해 소정의 집적회로들이 형성된다. 웨이퍼 기판(11)에 집적된 회로들이 복수개의 소자 영역(12)들을 구성하고, 이웃하는 소자 영역(12)들 사이에 회로들이 형성되지 않는 영역이 칩 절단 영역(14)이라는 것은 잘 알려져 있는 사실이다. 그리고, 소자 영역(12)을 이루는 집적회로가 본 발명을 이해하는데 반드시 필요한 것은 아니다. 따라서, 집적회로는 본 명세서 및 도면에 개시하지 않는다.

소자 영역(12)에는 집적회로와 전기적으로 연결된 전극 패드(16)가 형성된다. 또한 불활성층(15)이 웨이퍼 기판(11) 상부면에 형성되어 웨이퍼 기판(11) 내부의 집적회로들이 외부환경으로부터 보호된다. 전극 패드(16)는 보통 알루미늄(Al)으로 되어 있으며, 불활성층(15)은 산화막 또는 질화막으로 되어 있다. 이때, 통상적인 웨이퍼 제조 공정을 거친 웨이퍼는 불활성층 상으로 전극 패드가 개방되어 있지만, 본 발명의 실시예에 따른 웨이퍼(10)는 전극 패드(16) 상의 불활성층(15)이 제거되지 않은 상태로 제공된다. 왜냐하면, 이후에 진행되는 접속 구멍을 형성하는 공정에서 전극 패드(16)가 손상되는 것을 방지하기 위해서이다. 한편, 본 실시예에 따른 소자 영역(12)은 전극 패드(16)가 칩 절단 영역(14)에 근접한 소자 영역(12)의 가장자리 영역에 형성된 에지 패드형의 반도체 소자로 제조된다.

다음으로 도 3에 도시된 바와 같이 접속 구멍(18)을 형성하는 단계를 진행한다(72). 즉, 레이져 빔 조사 장치(60)로 레이져 빔(62; laser beam)을 칩 절단 영역(14)에 조사하여 접속 구멍(18)들을 소정의 간격을 두고 형성한다. 접속 구멍(18)은 칩 절단 영역(18)을 중심으로 이웃하는 소자 영역(12)의 전극 패드(16)와 동일 선상에 올 수 있도록 형성한다. 접속 구멍(18) 칩 절단 영역(14)의 중심 부분에 형성하는 것이 바람직하다.

한편, 웨이퍼(10)의 상부면에 레이져 빔(62)을 조사하여 접속 구멍(18)을 형성할 경우에, 열과 더불어 실리콘 용출물이 나오게 된다. 이 용출물은 형성되는 접속 구멍(18)의 외측에 쌓여 굳어지기 때문에, 접속 구멍(18)을 형성하기 전에 웨 이퍼(10)의 상부면에 마스크를 형성한 상태에서 접속 구멍(18)을 형성하는 것이 바람직하다.

마스크로는 산화막, 폴리머, 금속판 등을 사용할 수 있다. 산화막과 폴리머를 마스크로 사용할 경우에, 웨이퍼(10)의 상부면에 마스크를 형성하고 접속 구멍(18)을 형성한 이후에, 마스크와 더불어 용출물을 제거하면 된다. 금속판을 마스크로 사용할 경우에, 웨이퍼(10)의 상부면에 금속판을 밀착시킨 상태에서 접속 구멍(18)을 형성하고 나서 금속판을 제거하면 된다. 물론 용출물은 금속판 상에 쌓이기 때문에, 금속판을 제거함으로서 용출물도 함께 제거할 수 있다.

접속 구멍(18)을 형성하는 또 다른 방법은, 웨이퍼(10)의 하부면에서 상부면 방향으로 레이져 빔을 조사하여 접속 구멍(18)을 형성하는 것이다. 이 경우, 웨이퍼(10)의 상부면에 용출되는 용출물을 최소로 줄일 수 있는 장점이 있다.

예를 들어, 두께가 710㎛인 웨이퍼에 30㎛의 내경, 100㎛의 피치의 접속 구멍은 6Watts, 10KHz의 네오드륨 야그 레이져 빔(Nd Yag Laser Beam)을 조사하여 형성한다. 접속 구멍을 한 개를 형성하는 데 걸리는 시간은, 약 1500펄스(plus)로 약 1.5초이다. 그리고, 웨이퍼의 두께가 200㎛로 얇으면 동일한 조건에서 약 0.4초이다. 즉, 웨이퍼의 두께가 얇을수록 레이져 가공시간이 짧고, 발생되는 열이 적고, 발생되는 용출물 또한 적기 때문에, 접속 구멍의 형성이 용이함을 알 수 있다. 그리고, 본 발명의 실시예에서는 30㎛로 접속 구멍을 형성하였지만, 경우에 따라서 200㎛로 크게 형성하는 것도 가능하다.

한편, 레이져 빔(62)을 조사하여 접속 구멍(18)을 형성하면, 접속 구멍(18) 의 내부는 거칠고 일정한 내경을 유지하지 못하기 때문에, 불산(HF)으로 세정하는 공정을 진행하여 접속 구멍(18)의 내부를 고르게 하면서 일정한 내경을 갖도록 한다.

다음으로 도 4에 도시된 바와 같이 전극 패드(16)를 개방시키는 단계를 진행한다(73). 즉, 전극 패드(16) 상의 불활성층(15)을 제거하여 전극 패드(16)를 개방시킨다. 전극 패드(16)를 개방시키는 방법은 통상적으로 사진 식각 공정을 활용한다.

다음으로 도 5a 내지 도 5c에 도시된 바와 같이 연결 배선(13)을 형성하는 공정을 진행한다(74). 연결 배선(13)을 형성하는 공정은 통상적인 금속 증착 공정을 활용하며, 금속은 전극 패드(16)를 포함한 접속 구멍(18) 내부와, 웨이퍼(10)의 하부면(19)에도 증착된다. 즉, 연결 배선(13)은 전극 패드(16)와 접속 구멍(18)을 연결하고, 접속 구멍(18) 아래의 웨이퍼(10)의 하부면(19)에도 형성된다. 웨이퍼의 하부면(19)에 형성되는 연결 배선(13) 부분은 전극 패드(16)와 접속 구멍(18)을 연결하는 연결 배선(13) 부분과 동일한 방향을 향하도록 형성한다. 왜냐하면, 이후에 적층 칩으로 구현할 때, 하부의 반도체 소자의 연결 배선과 상부의 반도체 소자의 연결 배선이 서로 대응되어 연결될 수 있도록 하기 위해서이다. 연결 배선(13)은 전기 전도성이 좋은 알루미늄(Al), 구리(Cu), 솔더(solder), 금(Au) 등을 사용할 수 있으며, 그외 전기 전도성이 좋은 금속을 사용하는 것은 본 발명의 기술적 사상의 범위를 벗어나는 것은 아니다.

이때, 도 5a 및 도 5c는 전극 패드(16)와 접속 구멍(18)이 연결 배선(13)으 로 연결된 상태를 도시하고, 도 5b는 웨이퍼 하부면(19)의 접속 구멍(18)에서 연장된 연결 배선(13)을 도시하고 있다. 도 5a 및 도 5b는 연결 배선(13)이 직선 형태로 형성되어 있지만, 도 5c에 도시된 바와 같이, 전극 패드(16)의 피치가 좁을 경우에 연결 배선(13a)을 절곡되게 형성하여 칩 절단 영역(14)에 형성되는 연결 배선(13a) 부분의 폭을 넓게 형성할 수도 있다. 물론, 웨이퍼 하부면에도 도5c의 웨이퍼 상부면에 형성된 연결 배선(13a)과 대응되는 위치에 연결 배선이 형성된다.

다음으로 도 6에 도시된 바와 같이 웨이퍼(10)를 절삭하는 단계를 진행한다(75). 즉, 지금까지 설명한 단계들을 따라 웨이퍼(10) 상태에서 반도체 소자(20)의 제조가 완료되면, 다이아몬드 절삭날로 칩 절단 영역(14)을 따라 웨이퍼(10)를 절삭하여 개별 반도체 소자(20)로 분리한다. 이 때, 칩 절단 영역(14)에 형성된 접속 구멍(18)은 반으로 나누어진다. 반도체 소자(20)의 전극 패드(16)와 연결된 연결 배선(13) 및 잘려진 접속 구멍(18) 부분이 외부 접속 단자로서 활용된다.

다음으로 도 7에 도시된 바와 같이 반도체 소자(20) 2개를 적층하여 적층 칩 패키지(80)를 구현할 수도 있고, 도 8에 도시된 바와 같이 반도체 소자(20) 4개를 적층하여 적층 칩 패키지(90)를 구현할 수 있다(76).

도 7에 따른 적층 칩 패키지(80)와 같이, 두 개의 반도체 소자(20)를 적층할 경우에는 인쇄회로기판(36)에 두 개의 반도체 소자(20)를 적층한 이후에, 잘려진 접속 구멍(18)에 도전성 접착제(32)를 충전하여 상하의 반도체 소자의 연결 배선(13)을 연결하고, 더불어 인쇄회로기판(36)에 접속된 적층 칩 패키지(80)를 구 현할 수 있다.

도 8에 따른 적층 칩 패키지(90)와 같이, 네 개의 반도체 소자를 적층할 경우에는 도 7의 방식으로 반도체 소자를 적층하는 것이 용이하지 않다. 따라서, 상하의 연결 배선(13) 사이에 도전성 접착제(34)를 연결하고, 인쇄회로기판(36)에 실장될 반도체 소자(20) 하부면의 연결 배선(13)에 솔더 볼(40)을 접속시켜 인쇄회로기판(36)에 실장한다. 그리고, 솔더 볼(40)로 접속된 부분은 봉합재로 봉합하여 봉합부(50)를 형성한다. 그리고, 잘여진 접속 구멍(18)에 도전성 접착제를 충전하여 4개의 반도체 소자(20)의 연결 배선(13)을 연결하여 반도체 소자(20)들 사이의 결합을 더욱 견고하게 할 수도 있다. 도 8에서는 네 개의 반도체 소자(20)가 적층된 적층 칩 패키지(90)가 개시를 개시하였지만, 그 이상의 반도체 소자를 적층하여 적층 칩 패키지를 구현할 수도 있다.

한편, 본 발명의 실시예에서는 에지 패드형 반도체 소자들이 형성된 반도체 웨이퍼에 적용하였지만, 센터 패드형 반도체 소자들이 형성된 반도체 웨이퍼에도 적용할 수 있다. 즉, 반도체 소자의 상부면의 중심 부분을 따라서 형성된 전극 패드에서 소정의 간격으로 이격된 위치에 본실시예와 동일한 방법으로 접속 구멍과 연결 배선을 형성하면 된다. 이때, 접속 구멍은 반도체 소자 상에 형성된다는 점이 본실시예와 차이가 있을 뿐이다.

본 발명은 본 발명의 기술적 사상으로부터 일탈하는 일없이, 다른 여러 가지 형태로 실시할 수 있다. 그 때문에, 전술한 실시예는 모든 점에서 단순한 예시에 지나지 않으며, 한정적으로 해석해서는 안 된다. 본 발명의 범위는 특허청구범위 에 의해서 나타내는 것으로서, 명세서 본문에 의해서는 아무런 구속도 되지 않는다. 다시, 특허청구범위의 균등 범위에 속하는 변형이나 변경은, 모두 본 발명의 범위 내의 것이다.

따라서, 본 발명의 제조 방법을 따르면, 종래와 같이 개별 반도체 소자로 분리하여 연결 배선을 형성하지 않고, 반도체 웨이퍼 상태에서 접속 구멍과 더불어 연결 배선을 형성할 수 있기 때문에, 종래와 같이 개별 반도체 소자를 취급하는 데에 따른 문제점을 해결할 수 있다. 그리고, 웨이퍼 절삭 후에 반도체 소자에 연결 배선을 형성하는 것에 비하여, 금속 증착 효율을 안정되게 유지할 수 있다.

Claims

적층 칩 패키지의 제조 방법으로,

(A) 웨이퍼 제조 공정을 통하여 웨이퍼 기판에 집적회로들이 형성되고, 상기 집적회로들과 전기적으로 연결된 전극 패드들과 상기 집적회로들을 보호하기 위한 불활성층이 상기 웨이퍼 기판의 상부면에 형성되어 복수개의 소자 영역과 상기 소자 영역 사이의 칩 절단 영역을 이루는 반도체 웨이퍼를 준비하는 단계와;

(B) 상기 전극 패드에서 소정의 간격으로 이격된 위치에 상기 웨이퍼 기판을 관통하는 접속 구멍을 형성하는 단계와;

(C) 상기 전극 패드 상의 상기 불활성층을 제거하여 상기 전극 패드를 개방하는 단계와;

(D) 상기 전극 패드와 접속 구멍을 연결하고, 상기 웨이퍼의 하부면에 노출된 상기 접속 구멍에서 상기 전극 패드와 접속 구멍이 연결된 방향과 동일한 방향으로 연장되게 연결 배선을 형성하는 단계와;

(E) 상기 칩 절단 영역을 따라 상기 웨이퍼를 절삭하여 각각의 반도체 소자들로 분리하는 단계; 및

(F) 2개 이상의 상기 반도체 소자를 적층하되, 하부의 반도체 소자의 연결 배선과 상부의 반도체 소자의 연결 배선 사이에 도전성 접착제로 연결하여 적층 칩 패키지를 형성하는 단계;를 포함하는 적층 칩 패키지의 제조 방법.
제 1항에 있어서, 상기 전극 패드는 상기 칩 절단 영역에 근접한 상기 소자 영역의 가장자리 영역에 형성되며, 상기 접속 구멍은 상기 칩 절단 영역에 형성되는 것을 특징으로 하는 적층 칩 패키지의 제조 방법.
제 1항에 있어서, 상기 (B) 단계에서, 상기 접속 구멍은 레이져 빔을 조사하여 형성하는 것을 특징으로 하는 적층 칩 패키지의 제조 방법.