JP2010120145A - Ｍｅｍｓパッケージおよびｍｅｍｓパッケージの製造方法 - Google Patents

Ｍｅｍｓパッケージおよびｍｅｍｓパッケージの製造方法 Download PDF

Info

Publication number
JP2010120145A
JP2010120145A JP2008298247A JP2008298247A JP2010120145A JP 2010120145 A JP2010120145 A JP 2010120145A JP 2008298247 A JP2008298247 A JP 2008298247A JP 2008298247 A JP2008298247 A JP 2008298247A JP 2010120145 A JP2010120145 A JP 2010120145A
Authority
JP
Japan
Prior art keywords
electrode
semiconductor wafer
mems chip
chip
resin layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008298247A
Other languages
English (en)
Other versions
JP5468242B2 (ja
Inventor
Yoshiaki Sugizaki
吉昭 杉崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2008298247A priority Critical patent/JP5468242B2/ja
Priority to US12/558,171 priority patent/US8283737B2/en
Publication of JP2010120145A publication Critical patent/JP2010120145A/ja
Application granted granted Critical
Publication of JP5468242B2 publication Critical patent/JP5468242B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
    • B81B7/0032—Packages or encapsulation
    • B81B7/007—Interconnections between the MEMS and external electrical signals
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2207/00—Microstructural systems or auxiliary parts thereof
    • B81B2207/09—Packages
    • B81B2207/091—Arrangements for connecting external electrical signals to mechanical structures inside the package
    • B81B2207/092—Buried interconnects in the substrate or in the lid
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2207/00—Microstructural systems or auxiliary parts thereof
    • B81B2207/09—Packages
    • B81B2207/091—Arrangements for connecting external electrical signals to mechanical structures inside the package
    • B81B2207/094—Feed-through, via
    • B81B2207/096—Feed-through, via through the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Micromachines (AREA)

Abstract

【課題】ＭＥＭＳチップを半導体チップ上にフェースダウン実装した場合においても、半導体チップを経由することなくＭＥＭＳチップからパッケージの外部に結線できるようにする。
【解決手段】可動部１６が半導体ウェハ３１に対向するようにして、ＭＥＭＳチップを半導体ウェハ３１上にフェースダウン実装し、ＭＥＭＳチップと半導体ウェハ３１間の段差が解消されるように、ＭＥＭＳチップの周囲の半導体ウェハ３１上に樹脂層３７を形成し、樹脂層３７の表面および半導体基板の裏面の研削を行った後、半導体基板をウエットエッチングすることで、半導体基板を絶縁膜１２から除去し、パッド電極３３ａに接続されたランド電極４０ａおよび電極１５ｂの裏面に接続されたランド電極４０ｂを樹脂層３８上に形成する。
【選択図】図７

Description

本発明はＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍ）パッケージおよびＭＥＭＳパッケージの製造方法に関する。
ＭＥＭＳの機械要素部品などを同一基板上に集積化する場合、半導体製造プロセスをそのまま流用しつつ、電子回路との集積化を容易に実現することができることから、シリコン基板が用いられることが多い。そして、シリコン基板上に空洞構造を形成することで、シリコン基板上に可動部を作成し、可動部の振動あるいは撓みなどを利用しながら動作させることで、ＭＥＭＳとしての特性が得られている。
特許文献１には、ＭＥＭＳチップとＩＣチップとを接続する場合、ＭＥＭＳチップとＩＣチップとの間の配線経路を短くするために、ＭＥＭＳチップをＩＣチップ上にフェースダウン実装する方法が開示されている。
しかしながら、特許文献１に開示された方法では、ＭＥＭＳチップがＩＣチップ上にフェースダウン実装されるため、ＭＥＭＳチップからパッケージの外部に直接結線することができず、ＭＥＭＳチップからパッケージの外部に結線するには、ＩＣチップを一旦経由させる必要がある。このため、ＩＣチップとの間に寄生容量が形成されたり、ＩＣチップとの間で相互にノイズを発生させたりする原因となり、高速信号やアナログ信号の取り扱いが困難になる。
また、特許文献１に開示された方法では、ＭＥＭＳチップがＩＣチップ上にフェースダウン実装されるため、ＩＣチップをマザー基板上にフリップチップ実装することができなくなり、ＩＣチップからパッケージの外部に結線するには、ワイヤボンディングを用いる必要がある。このため、寄生インダクタンスが増大したり、特性インピーダンスの整合ができなくなることから、高速信号やアナログ信号の取り扱いがより一層困難になる。
ＵＳＰ６８０８９５５号公報
本発明の目的は、ＭＥＭＳチップを半導体チップ上にフェースダウン実装した場合においても、半導体チップを経由することなくＭＥＭＳチップからパッケージの外部に結線することが可能なＭＥＭＳパッケージおよびＭＥＭＳパッケージの製造方法を提供することである。
本発明の一態様によれば、基板上に絶縁層を介して可動部が形成され、前記可動部を駆動させるための第１および第２の電極を前記絶縁層上に有するＭＥＭＳチップを、前記可動部が対向するように保持させながら半導体ウェハ上の一部の領域に突出電極を介して実装し、前記ＭＥＭＳチップの前記第１の電極と前記半導体ウェハの第１のパッド電極とを電気的に接続する工程と、前記ＭＥＭＳチップと前記半導体ウェハとの間の段差が解消されるように、前記ＭＥＭＳチップの周囲の前記半導体ウェハ上に樹脂層を形成する工程と、前記樹脂層を前記半導体基板とともに薄膜化した後、前記基板を前記絶縁層から除去する工程と、前記絶縁層の少なくとも一部を除去し、前記ＭＥＭＳチップの第２の電極の裏面を露出させる工程と、前記樹脂層に開口部を設け、前記半導体ウェハ上の第２のパッド電極の表面を露出させる工程と、前記ＭＥＭＳチップの第２の電極の裏面に接続される第１のランド電極と、前記半導体ウェハ上の第２のパッド電極の表面に接続される第２のランド電極とを前記樹脂層上に形成する工程とを備えることを特徴とするＭＥＭＳパッケージの製造方法を提供する。
また、本発明の一態様によれば、基板上に絶縁層を介して可動部が形成され、前記可動部を駆動させるための第１および第２の電極を前記絶縁層上に有するＭＥＭＳチップを、前記可動部が対向するように保持させながら半導体ウェハ上の一部の領域に突出電極を介して実装し、前記ＭＥＭＳチップの第１の電極と、前記半導体ウェハの第１のパッド電極とを電気的に接続する工程と、前記ＭＥＭＳチップが前記半導体ウェハ上に実装された時の前記絶縁層の位置よりも先端が上にくるような高さを有する導体バンプを前記半導体ウェハの第２のパッド電極上に形成する工程と、前記ＭＥＭＳチップと前記半導体ウェハとの間の段差が解消されるように、前記ＭＥＭＳチップおよび前記導体バンプの周囲の前記半導体ウェハ上に樹脂層を形成する工程と、前記樹脂層を前記半導体基板とともに薄膜化することで前記導体バンプの表面を露出させた後、前記基板を前記絶縁層から除去する工程と、前記絶縁層の少なくとも一部を除去し、前記絶縁層上に形成された前記ＭＥＭＳチップの第２の電極の裏面を露出させる工程と、前記ＭＥＭＳチップの第２の電極の裏面に接続される第１のランド電極と、前記導体バンプの表面に接続される第２のランド電極とを前記樹脂層上に形成する工程とを備えることを特徴とするＭＥＭＳパッケージの製造方法を提供する。
また、本発明の一態様によれば、基板上に絶縁層を介して可動部が形成され、前記可動部を駆動させるための第１および第２の電極を前記絶縁層上に有するＭＥＭＳチップを、前記可動部が対向するように保持させながら半導体ウェハ上の一部の領域に突出電極を介して実装し、前記ＭＥＭＳチップの第１の電極と、前記半導体ウェハの第１のパッド電極とを電気的に接続する工程と、前記ＭＥＭＳチップと前記半導体ウェハとの間の隙間に第１の樹脂層を充填する工程と、前記ＭＥＭＳチップと前記半導体ウェハとの間の隙間に第１の樹脂層を充填した後、前記基板を前記絶縁層から除去する工程と、前記基板が除去されたＭＥＭＳチップと前記半導体ウェハとの間の段差が解消されるように、前記ＭＥＭＳチップの周囲の前記半導体ウェハ上に第２の樹脂層を形成する工程と、前記ＭＥＭＳチップの第２の電極の裏面および前記半導体ウェハ上の第２のパッド電極の表面を露出させるための開口部を前記第２の樹脂層に形成する工程と、前記ＭＥＭＳチップの第２の電極の裏面に接続される第１のランド電極と、前記半導体ウェハ上の第２のパッド電極の表面に接続される第２のランド電極とを前記第２の樹脂層上に形成する工程とを備えることを特徴とするＭＥＭＳパッケージの製造方法を提供する。
また、本発明の一態様によれば、半導体素子およびパッド電極が形成された半導体チップと、絶縁層上に形成された可動部と、前記絶縁層上に形成された前記可動部を駆動させるための第１および第２の電極と、前記第１の電極上に形成され、前記パッド電極と前記第１の電極とを接続する突出電極と、前記絶縁層に形成された開口部を介して前記第２の電極の裏面に接続されたランド電極とを備えることを特徴とするＭＥＭＳパッケージを提供する。
また、本発明の一態様によれば、半導体素子およびパッド電極が形成された半導体チップと、絶縁層上に可動部が形成され、前記可動部が前記半導体チップと対向するように前記半導体チップ上の一部の領域に突出電極を介して実装されたＭＥＭＳチップと、前記ＭＥＭＳチップの周囲の前記半導体チップ上に形成され、前記ＭＥＭＳチップと前記半導体チップとの間の段差を解消させる樹脂層と、前記樹脂層を貫通し、前記パッド電極に接続される導電部材と、前記導電部材に電気的に接続委され、前記樹脂層上に形成されたランド電極とを備えることを特徴とするＭＥＭＳパッケージを提供する。
本発明によれば、ＭＥＭＳチップを半導体チップ上にフェースダウン実装した場合においても、半導体チップを経由することなくＭＥＭＳチップからパッケージの外部に結線することが可能となる。
以下、本発明の実施形態に係るＭＥＭＳパッケージについて図面を参照しながら説明する。
（第１実施形態）
図１〜図７は、本発明の第１実施形態に係るＭＥＭＳパッケージの製造方法を示す断面図である。
図１において、ＭＥＭＳチップには、半導体基板１１が設けられ、半導体基板１１上には、絶縁膜１２、１３が順次形成されている。なお、半導体基板１１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅ、ＧａＩｎＡｓＰなどの中から選択することができる。また、半導体基板１１の抵抗値は、特定の値に限定されることなく、任意の値でよい。
また、絶縁膜１２、１３の材質および膜厚は、半導体基板１１を除去した時に、絶縁膜１２、１３の自重や可動部１６の重さなどで絶縁膜１２、１３が撓まないように設定することができる。例えば、絶縁膜１２としては、膜厚が１μｍ以下のシリコン窒化膜、絶縁膜１３としては、膜厚が１μｍ以上のシリコン酸化膜を用いることができ、絶縁膜１２、１３は、ＣＶＤ法で形成することができる。
そして、絶縁膜１３上には、配線１４ａ、１４ｂおよび電極１５ａ、１５ｂが形成され、配線１４ａ、１４ｂは電極１５ａ、１５ｂにそれぞれ接続されている。そして、配線１４ａ上には、配線１４ａと離間された可動部１６が形成され、可動部１６は配線１４ｂに接続されている。なお、配線１４ａ、１４ｂおよび電極１５ａ、１５ｂは下層金属層、可動部１６は上層金属層を用いて形成することができ、配線１４ａ、１４ｂ、電極１５ａ、１５ｂおよび可動部１６の材質としては、例えば、ＡｌまたはＣｕなどを用いることができる。
そして、配線１４ａ、１４ｂおよび電極１５ａ、１５ｂ上には、層間絶縁膜１７が形成され、層間絶縁膜１７および可動部１６上には、可動部１６と離間されたキャップ層１８、１９および有機塗布層２０が順次積層されている。ここで、キャップ層１８には、可動部１６の周囲に空洞を形成するための犠牲膜を除去する開口部Ｋ１、Ｋ２が形成されている。なお、層間絶縁膜１７およびキャップ層１８、１９は、ＣＶＤ法で形成することができ、有機塗布層２０は、スピンコート法で形成することができる。
そして、層間絶縁膜１７、キャップ層１８、１９および有機塗布層２０には、電極１５ａの表面を露出させる開口部Ｋ２が形成され、電極１５ａの表面および開口部Ｋ２の側壁には、下地金属層２１が形成されている。なお、下地金属層２１は、シード電極を兼用することができ、下地金属層２１の材質としては、例えば、Ｔｉ、Ｃｕ、Ｎｉ、Ａｕ、Ｐｄなどの単体または合金を用いることができる。
そして、電極１５ａ上には、下地金属層２１を介して開口部Ｋ２内に埋め込まれ、有機塗布層２０上に突出する突出電極２２が形成されている。なお、突出電極２２の高さは、突出電極２２の先端が、可動部１６上の有機塗布層２０よりも上にくるように設定することができる。また、突出電極２２としては、例えば、ハンダボールあるいはＡｕバンプあるいは半田材などで被覆されたＣｕバンプやＮｉバンプなどを用いることができる。また、突出電極２２の形成方法としては、電解メッキを用いるようにしてもよいし、半田印刷でもよいし、半田ボールをマウントする方法でもよい。
一方、図２（ａ）に示すように、半導体素子が形成された半導体ウェハ３１上には、絶縁層３２を介してパッド電極３３ａ、３３ｂが形成され、絶縁層３２およびパッド電極３３ａ、３３ｂ上には保護膜３４が形成されている。なお、半導体ウェハ３１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅ、ＧａＩｎＡｓＰなどの中から選択することができる。そして、保護膜３４には、パッド電極３３ａ、３３ｂの表面をそれぞれ露出させる開口部Ｋ１１、Ｋ１２が形成されている。
そして、図２（ｂ）に示すように、パッド電極３３ｂ上に、下地金属層３５を介して突出電極３６を形成する。なお、下地金属層３５の材質としては、例えば、Ｔｉ、Ｃｕ、Ｎｉ、Ｐｄなどの単体または合金を用いることができる。また、突出電極３６としては、例えば、ハンダボールあるいはＡｕバンプ、半田材などで被覆されたＣｕバンプまたはＮｉバンプなどを用いることができる。また、突出電極３６の形成方法としては、電解メッキを用いるようにしてもよいし、半田印刷でもよいし、半田ボールをマウントする方法でもよい。なお、図１に示す構造体と、図２（ｂ）に示す構造体とは、どちらを先に形成してもよく、順序を問わない。
次に、図３（ａ）に示すように、図１の突出電極２２と図２（ｂ）の突出電極３６とを接合させることにより、可動部１６が半導体ウェハ３１に対向するようにして、図１のＭＥＭＳチップを図３の半導体ウェハ３１上にフェースダウン実装し、ＭＥＭＳチップの電極１５ａと半導体ウェハ３１のパッド電極３３ｂを接続する。
なお、突出電極２２、３６を介してＭＥＭＳチップを半導体ウェハ３１上にフェースダウン実装する場合、半田接合や合金接合などの金属接合を用いるようにしてもよいし、ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）接合、ＮＣＦ（Ｎｏｎｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）接合、ＡＣＰ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）接合、ＮＣＰ（Ｎｏｎｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）接合などの圧接接合を用いるようにしてもよい。
ここで、ＭＥＭＳチップおよび半導体ウェハ３１は、それぞれ別個のウェハから製造することができ、ウェハレベルテストによってそれぞれ良品選別してから、ＭＥＭＳチップを半導体ウェハ３１上にフェースダウン実装することが可能となることから、製造歩留まりを向上させることができる。
次に、図３（ｂ）に示すように、ポッティングまたはモールドなどの方法を用いることにより、ＭＥＭＳチップと半導体ウェハ３１との間の段差が解消されるように、ＭＥＭＳチップの周囲の半導体ウェハ３１上に樹脂層３７を形成するとともに、ＭＥＭＳチップと半導体ウェハ３１との間の隙間に樹脂層３７を充填する。なお、樹脂層３７の材質としては、例えば、エポキシ樹脂やシリコン樹脂などを用いることができる。また、半導体ウェハ３１上の樹脂層３７の膜厚は、樹脂層３７の表面が絶縁膜１３よりも上で、半導体基板１１の裏面よりも下にくるように設定することが好ましい。また、図３（ｂ）の方法では、ＭＥＭＳチップの周囲の半導体ウェハ３１上に樹脂層３７を形成するとともに、ＭＥＭＳチップと半導体ウェハ３１との間の隙間にも樹脂層３７を充填する方法について説明したが、ＭＥＭＳチップと半導体ウェハ３１との間の隙間に樹脂層３７を充填することなく、ＭＥＭＳチップの周囲の半導体ウェハ３１上に樹脂層３７を形成するようにしてもよい。
次に、図４（ａ）に示すように、樹脂層３７の表面および半導体基板１１の裏面の研削を行うことにより、樹脂層３７および半導体基板１１を薄膜化する。なお、樹脂層３７および半導体基板１１を薄膜化する方法としては、例えば、機械的な切削加工やサンドブラストを用いることができる。
次に、図４（ｂ）に示すように、半導体基板１１をウエットエッチングすることで、半導体基板１１を絶縁膜１２上から除去する。ここで、ウエットエッチングにて半導体基板１１を絶縁膜１２から除去することにより、絶縁膜１２が損傷するのを防止することが可能となるとともに、絶縁膜１２と半導体基板１１との選択比を大きくすることができ、絶縁膜１２の膜厚を高精度に管理することができる。
次に、図５（ａ）に示すように、ポッティングまたはモールドなどの方法を用いることにより、樹脂層３７および絶縁膜１２上に樹脂層３８を形成する。なお、樹脂層３８の材質としては、例えば、エポキシ樹脂やシリコン樹脂などを用いることができる。
そして、フォトリソグラフィー技術およびドライエッチング技術を用いることにより、電極１５ｂの裏面を露出させる開口部Ｋ１３を樹脂層３８および絶縁膜１２、１３に形成する。
ここで、半導体基板１１を除去してから、開口部Ｋ１３を樹脂層３８および絶縁膜１２、１３に形成することにより、樹脂層３８および絶縁膜１２、１３を通してアライメントを行うことが可能となる。このため、開口部Ｋ１３を形成するためのアライメントを行うために、両面露光機などの高価な装置を用いる必要がなくなり、ＭＥＭＳパッケージの製造時のコストダウンを図ることができる。
また、半導体基板１１を除去することにより、電極１５ｂの裏面に結線を行う場合においても、半導体基板１１に高アスペクト比の開口部を形成したり、その開口部の側壁に絶縁膜を形成したりする必要がなくなり、製造工程を簡略化することが可能となる。
次に、図５（ｂ）に示すように、レーザ加工を用いることにより、パッド電極３３ａの表面を露出させる開口部Ｋ１４を樹脂層３７、３８に形成する。なお、樹脂層３７、３８として感光性樹脂を用いるようにしてもよい。この場合、感光性樹脂の露光および現像により開口部Ｋ１４を形成することができる。
次に、図６（ａ）に示すように、例えば、蒸着またはスパッタなどの方法を用いることにより、パッド電極３３ａの表面、電極１５ｂの裏面、開口部Ｋ１３、１４の側壁および樹脂層３８の表面にシード層を形成する。そして、選択メッキ用のレジストパターンをシード層上に形成し、その選択メッキ用のレジストパターンをマスクとしてシード層上に電解メッキを行うことで、パッド電極３３ａの表面に接続された配線３９ａおよび配線３９ａに接続されたランド電極４０ａを樹脂層３８上に形成するとともに、電極１５ｂの裏面に接続された配線３９ｂおよび配線３９ｂに接続されたランド電極４０ｂを樹脂層３８上に形成する。そして、選択メッキ用のレジストパターンを除去した後、そのレジストパターン下のシード層を除去することにより、配線３９ａ、３９ｂを電気的に分離する。
次に、図６（ｂ）に示すように、配線３９ａ、３９ｂおよびランド電極４０ａ、４０ｂ上にソルダーレジスト４１を形成し、ランド電極４０ａ、４０ｂの表面をそれぞれ露出させる開口部Ｋ１５、Ｋ１６をソルダーレジスト４１に形成する。
次に、図７に示すように、ランド電極４０ａ、４０ｂにそれぞれ接合された突出電極４２ａ、４２ｂをランド電極４０ａ、４０ｂ上にそれぞれ形成する。そして、突出電極４２ａ、４２ｂが形成された半導体ウェハ３１をダイシングすることにより、半導体ウェハ３１を半導体チップごとに個片化する。なお、突出電極４２ａ、４２ｂとしては、例えば、ハンダボールあるいはＡｕバンプ、半田材などで被覆されたＣｕバンプまたはＮｉバンプなどを用いることができる。また、突出電極４２ａ、４２ｂの形成方法としては、電解メッキを用いるようにしてもよいし、半田印刷でもよいし、半田ボールをマウントする方法でもよい。
ここで、ＭＥＭＳチップを半導体ウェハ３１にフェースダウン実装してから、ＭＥＭＳチップの半導体基板１１を除去することにより、ＭＥＭＳチップのハンドリングを可能としつつ、配線１４ａ、１４ｂおよび電極１５ａ、１５ｂと半導体基板１１との間の浮遊容量を削減することができ、配線１４ａ、１４ｂにて伝送される信号の損失を低減することできる。
また、ＭＥＭＳチップの電極１５ｂの裏面をランド電極４０ｂと結線することにより、ＭＥＭＳチップが半導体ウェハ３１上にフェースダウン実装された場合においても、ＭＥＭＳチップからＭＥＭＳパッケージの外部に直接結線することが可能となる。このため、ＭＥＭＳチップからＭＥＭＳパッケージの外部に結線するために、半導体ウェハ３１を一旦経由させる必要がなくなり、半導体ウェハ３１との間に寄生容量が形成されたり、半導体ウェハ３１との間で相互にノイズを発生させたりするのを防止することが可能となることから、高速信号やアナログ信号の取り扱いを容易化することができる。
また、ＭＥＭＳチップの周囲の半導体ウェハ３１上に樹脂層３７、３８を形成することにより、ＭＥＭＳチップが半導体ウェハ３１上にフェースダウン実装されている場合においても、パッド電極３３ａおよび電極１５ｂにそれぞれ接続された突出電極４２ａ、４２ｂを半導体ウェハ３１上に形成することが可能となる。このため、ＭＥＭＳチップがフェースダウン実装されたＩＣチップをマザー基板上にフリップチップ実装することが可能となり、ＩＣチップからパッケージの外部に結線するために、ワイヤボンディングを用いる必要がなくなることから、寄生インダクタンスが増大したり、特性インピーダンスの整合がとれなくなくなるのを防止することができ、高速信号やアナログ信号の取り扱いをより一層容易化することが可能となるとともに、ＭＥＭＳパッケージの小型化を図ることができる。
なお、ＭＥＭＳパッケージの厚さをさらに薄くするために、機械研削などによって半導体ウェハ３１の裏面を薄膜化するようにしてもよい。この機械研削は、例えば、図２（ｂ）の工程の前後または図４（ａ）の工程の前後または図７の工程の前後などに行うことが好ましい。
（第２実施形態）
図８および図９は、本発明の第２実施形態に係るＭＥＭＳパッケージの製造方法を示す断面図である。
図８（ａ）において、図１〜図６（ａ）までの工程を行った後、ランド電極４０ａ、４０ｂ上に金属ピラー５１ａ、５１ｂをそれぞれ形成する。なお、金属ピラー５１ａ、５１ｂの材質としては、例えば、Ｃｕ、Ｎｉ、Ａｌなどを用いることができる。
次に、図８（ｂ）に示すように、ポッティングまたはモールドなどの方法を用いることにより、金属ピラー５１ａ、５１ｂが覆われるようにして樹脂層３８上に樹脂層５２を形成する。なお、樹脂層５２の材質としては、例えば、エポキシ樹脂やシリコン樹脂などを用いることができる。
次に、図９（ａ）に示すように、樹脂層５２の表面の研削を行うことにより、樹脂層５２を薄膜化し、金属ピラー５１ａ、５１ｂの表面を露出させる。なお、樹脂層５２を薄膜化する方法としては、例えば、機械的な切削加工やサンドブラストを用いることができる。
次に、図９（ｂ）に示すように、ランド電極４０ａ、４０ｂにそれぞれ接合された突出電極５３ａ、５３ｂをランド電極４０ａ、４０ｂ上にそれぞれ形成する。そして、突出電極５３ａ、５３が形成された半導体ウェハ３１をダイシングすることにより、半導体ウェハ３１を半導体チップごとに個片化する。
これにより、ＭＥＭＳチップがＩＣチップ上にフェースダウン実装されたＭＥＭＳパッケージをチップサイズパッケージとして構成することが可能となり、配線３９ａ、３９ｂおよびランド電極４０ａ、４０ｂを樹脂層５２にて保護することが可能となることから、ＭＥＭＳパッケージの信頼性を向上させることができる。
（第３実施形態）
図１０は、本発明の第３実施形態に係るＭＥＭＳパッケージの製造方法を示す断面図である。
図１０において、図７の構成に加え、パッド電極３３ａ上にはスタッドバンプ５４が形成されている。なお、スタッドバンプ５４の材質としては、例えば、Ａｕ、Ｃｕ、Ｎｉなどを用いることができる。ここで、スタッドバンプ５４は、図２（ａ）の工程の前後に形成することができる。
そして、図２（ａ）の工程の前後でスタッドバンプ５４をパッド電極３３ａ上に形成した後、図２（ｂ）〜図７の工程を行うことで、図１０のＭＥＭＳパッケージを製造することができる。
ここで、パッド電極３３ａ上にスタッドバンプ５４を形成することにより、図５（ｂ）の工程で樹脂層３７、３８に開口部Ｋ１４を形成する時のレーザ加工のストッパとしてスタッドバンプ５４を用いることができる。このため、レーザ加工のマージンを広げることが可能となるとともに、レーザ加工の深さも低減することができ、加工精度を向上させつつ、加工時間を短縮することができる。
（第４実施形態）
図１１〜図１５は、本発明の第４実施形態に係るＭＥＭＳパッケージの製造方法を示す断面図である。
図１１（ａ）において、パッド電極３３ｂ上に導体バンプ６０を形成する。なお、導体バンプ６０の形成は、図３の工程の前後で行うことができる。また、導体バンプ６０は、図１０のスタッドバンプ５４を多段に積層することで構成することができる。また、導体バンプ６０の高さは、図１のＭＥＭＳチップが半導体ウェハ３１上にフェースダウン実装された時の絶縁層１２の位置よりも先端が上にくるように設定することができる。例えば、図１０のスタッドバンプ５４を３段分積層し、９０μｍ程度の高さに設定することができる。
次に、図１１（ｂ）に示すように、導体バンプ６０を避けるようにして、図１の突出電極２２と図１１（ａ）の突出電極３６とを接合させることにより、可動部１６が半導体ウェハ３１に対向するようにして、図１のＭＥＭＳチップを図１１（ａ）の半導体ウェハ３１上にフェースダウン実装し、ＭＥＭＳチップの電極１５ａと半導体ウェハ３１のパッド電極３３ｂを接続する。
次に、図１２（ａ）に示すように、ポッティングまたはモールドなどの方法を用いることにより、導体バンプ６０が覆われるようにしながら、ＭＥＭＳチップと半導体ウェハ３１との間の段差が解消されるように、ＭＥＭＳチップの周囲の半導体ウェハ３１上に樹脂層６７を形成するとともに、ＭＥＭＳチップと半導体ウェハ３１との間の隙間に樹脂層６７を充填する。
次に、図１２（ｂ）に示すように、樹脂層６７の表面および半導体基板１１の裏面の研削を行うことにより、樹脂層６７および半導体基板１１を薄膜化するとともに、導体バンプ６０の表面を露出させる。
次に、図１３（ａ）に示すように、半導体基板１１をウエットエッチングすることで、半導体基板１１を絶縁膜１２上から除去する。
次に、図１３（ｂ）に示すように、ポッティングまたはモールドなどの方法を用いることにより、樹脂層６７および絶縁膜１２上に樹脂層６８を形成する。
そして、フォトリソグラフィー技術およびドライエッチング技術を用いることにより、導体バンプ６０の表面を露出させる開口部Ｋ３３を樹脂層６８に形成するとともに、電極１５ｂの裏面を露出させる開口部Ｋ３４を樹脂層６８および絶縁膜１２、１３に形成する。
次に、図１４（ａ）に示すように、例えば、蒸着またはスパッタなどの方法を用いることにより、導体バンプ６０の表面、電極１５ｂの裏面、開口部Ｋ３３、３４の側壁および樹脂層６８の表面にシード層を形成する。そして、選択メッキ用のレジストパターンを樹脂層６８上に形成し、その選択メッキ用のレジストパターンをマスクとしてシード層上に電解メッキを行うことで、導体バンプ６０の表面に接続された配線６９ａおよび配線６９ａに接続されたランド電極７０ａを樹脂層６８上に形成するとともに、電極１５ｂの裏面に接続された配線６９ｂおよび配線６９ｂに接続されたランド電極７０ｂを樹脂層６８上に形成する。そして、選択メッキ用のレジストパターンを除去した後、そのレジストパターン下のシード層を除去することにより、配線６９ａ、６９ｂを電気的に分離する。
次に、図１４（ｂ）に示すように、配線６９ａ、６９ｂおよびランド電極７０ａ、７０ｂ上にソルダーレジスト７１を形成し、ランド電極７０ａ、７０ｂの表面をそれぞれ露出させる開口部Ｋ３５、Ｋ３６をソルダーレジスト７１に形成する。
次に、図１５に示すように、ランド電極７０ａ、７０ｂにそれぞれ接合された突出電極７２ａ、７２ｂをランド電極７０ａ、７０ｂ上にそれぞれ形成する。そして、突出電極７２ａ、７２ｂが形成された半導体ウェハ３１をダイシングすることにより、半導体ウェハ３１を半導体チップごとに個片化する。
ここで、パッド電極３３ｂ上に導体バンプ６０を形成してから、半導体ウェハ３１上に樹脂層６７を形成することで、パッド電極３３ｂを露出させるための開口部を樹脂層６７に形成することなく、パッド電極３３ｂと突出電極７２ａとを電気的に接続することが可能となり、レーザ加工を省略することができる。
（第５実施形態）
図１６〜図２１は、本発明の第５実施形態に係るＭＥＭＳパッケージの製造方法を示す断面図である。
図１６（ａ）において、図３（ａ）の工程の後、ポッティングなどの方法を用いることにより、ＭＥＭＳチップと半導体ウェハ３１との間の隙間に樹脂層８０を充填する。なお、樹脂層８０の材質としては、例えば、エポキシ樹脂やシリコン樹脂などを用いることができる。
次に、図１６（ｂ）に示すように、ポッティングなどの方法を用いることにより、ＭＥＭＳチップの周囲の半導体ウェハ３１上に樹脂層８１を形成する。なお、樹脂層８１の材質としては、例えば、レジストなどを用いることができる。また、樹脂層８１の厚みは、樹脂層８１の表面が、絶縁膜１２より上で半導体基板１１の裏面より下にくるように設定することが好ましい。
次に、図１７（ａ）に示すように、半導体基板１１をウエットエッチングすることで、半導体基板１１を絶縁膜１２上から除去する。
次に、図１７（ｂ）に示すように、樹脂層８０、８１の異方性エッチングを行うことで、ＭＥＭＳチップの周囲の樹脂層８０、８１を半導体ウェハ３１上から除去する。
次に、図１８（ａ）に示すように、ポッティングまたはモールドなどの方法を用いることにより、ＭＥＭＳチップと半導体ウェハ３１との間の段差が解消されるように、ＭＥＭＳチップ上およびＭＥＭＳチップの周囲の半導体ウェハ３１上に感光性樹脂層８２を形成する。なお、感光性樹脂層８２の材質としては、例えば、感光性ポリイミドを用いることができる。そして、感光性樹脂層８２の露光および現像を選択的に行うことにより、パッド電極３３ａの表面を露出させる開口部Ｋ４２および電極１５ｂの裏面上の絶縁膜１２を露出させる開口部Ｋ４３を感光性樹脂層８２に形成する。そして、フォトリソグラフィー技術およびドライエッチング技術を用いることにより、電極１５ｂの裏面を露出させる開口部Ｋ４１を絶縁膜１２、１３に形成する。
次に、図１８（ｂ）に示すように、例えば、蒸着またはスパッタなどの方法を用いることにより、パッド電極３３ａの表面、電極１５ｂの裏面、開口部Ｋ４１〜Ｋ４３の側壁および感光性樹脂層８２の表面にシード層８３を形成する。そして、選択メッキ用のレジストパターン８４をシード層８３上に形成し、その選択メッキ用のレジストパターン８４をマスクとしてシード層８３上に電解メッキを行うことで、パッド電極３３ａの表面に接続された配線８５ａおよび配線８５ａに接続されたランド電極８６ａを感光性樹脂層８２上に形成するとともに、電極１５ｂの裏面に接続された配線８５ｂおよび配線８５ｂに接続されたランド電極８６ｂを感光性樹脂層８２上に形成する。
次に、図１９（ａ）に示すように、選択メッキ用のレジストパターン８４を除去した後、選択メッキ用のレジストパターン８７をシード層８３上に形成し、その選択メッキ用のレジストパターン８７をマスクとしてランド電極８６ａ、８６ｂ上に電解メッキを行うことで、ランド電極８６ａ、８６ｂ上に金属ピラー８８ａ、８８ｂをそれぞれ形成する。
次に、図１９（ｂ）に示すように、選択メッキ用のレジストパターン８７を除去した後、配線８５ａ、８５ｂおよびランド電極８６ａ、８６ｂから露出したシード層８３を除去することにより、配線８５ａ、８５ｂを電気的に分離する。
次に、図２０（ａ）に示すように、ポッティングまたはモールドなどの方法を用いることにより、金属ピラー８８ａ、８８ｂが覆われるようにして感光性樹脂層８２上に樹脂層８９を形成する。なお、樹脂層８９の材質としては、例えば、エポキシ樹脂やシリコン樹脂などを用いることができる。
次に、図２０（ｂ）に示すように、樹脂層８９の表面の研削を行うことにより、樹脂層８９を薄膜化し、金属ピラー８８ａ、８８の表面を露出させる。なお、樹脂層８９を薄膜化する方法としては、例えば、機械的な切削加工やサンドブラストを用いることができる。
次に、図２１に示すように、ランド電極８６ａ、８６ｂにそれぞれ接合された突出電極９０ａ、９０ｂをランド電極８６ａ、８６ｂ上にそれぞれ形成する。そして、突出電極９０ａ、９０ｂが形成された半導体ウェハ３１をダイシングすることにより、半導体ウェハ３１を半導体チップごとに個片化する。
ここで、ＭＥＭＳチップから半導体基板１１を除去してから、感光性樹脂層８２を半導体ウェハ３１上に形成し、ＭＥＭＳチップと半導体ウェハ３１との間の段差を解消させることにより、半導体基板１１を機械研削にて薄膜化する必要がなくなり、ＭＥＭＳチップに対するダメージを低減することができる。
なお、上述した実施形態では、１個のＩＣチップに対して１個のＭＥＭＳチップをフェースダウン実装する方法について説明したが、１個のＩＣチップに対して複数のＭＥＭＳチップをフェースダウン実装するようにしてもよい。
また、ＭＥＭＳチップがフェースダウン実装されるウェハは必ずしもＩＣウェハに限定されることなく、ＭＥＭＳウェハであってもよいし、配線だけが形成されたウェハであってもよいし、受動部品が形成されたウェハであってもよい。また、ＩＣウェハ上にフェースダウン実装されるＭＥＭＳチップは、ＳＯＩウェハを用いたＩＣチップであってもよい。
第１実施形態に係るＭＥＭＳパッケージの製造方法を示す断面図。 第１実施形態に係るＭＥＭＳパッケージの製造方法を示す断面図。 第１実施形態に係るＭＥＭＳパッケージの製造方法を示す断面図。 第１実施形態に係るＭＥＭＳパッケージの製造方法を示す断面図。 第１実施形態に係るＭＥＭＳパッケージの製造方法を示す断面図。 第１実施形態に係るＭＥＭＳパッケージの製造方法を示す断面図。 第１実施形態に係るＭＥＭＳパッケージの製造方法を示す断面図。 第２実施形態に係るＭＥＭＳパッケージの製造方法を示す断面図。 第２実施形態に係るＭＥＭＳパッケージの製造方法を示す断面図。 第３実施形態に係るＭＥＭＳパッケージの製造方法を示す断面図。 第４実施形態に係るＭＥＭＳパッケージの製造方法を示す断面図。 第４実施形態に係るＭＥＭＳパッケージの製造方法を示す断面図。 第４実施形態に係るＭＥＭＳパッケージの製造方法を示す断面図。 第４実施形態に係るＭＥＭＳパッケージの製造方法を示す断面図。 の第４実施形態に係るＭＥＭＳパッケージの製造方法を示す断面図。 第５実施形態に係るＭＥＭＳパッケージの製造方法を示す断面図。 第５実施形態に係るＭＥＭＳパッケージの製造方法を示す断面図。 第５実施形態に係るＭＥＭＳパッケージの製造方法を示す断面図。 第５実施形態に係るＭＥＭＳパッケージの製造方法を示す断面図。 第５実施形態に係るＭＥＭＳパッケージの製造方法を示す断面図。 第５実施形態に係るＭＥＭＳパッケージの製造方法を示す断面図。
符号の説明
１１ 半導体基板、１２、１３ 絶縁膜、１４ａ、１４ｂ、３９ａ、３９ｂ、６９ａ、６９ｂ、８５ａ、８５ｂ 配線、１５ａ、１５ｂ、８６ａ、８６ｂ 電極、４０ａ、４０ｂ、７０ａ、７０ｂ ランド電極、１６ 可動部、１７、３２ 層間絶縁膜、１８、１９ キャップ層、２０ 有機塗布層、２１、３５ 下地金属層、２２、３６、４２ａ、４２ｂ、５３ａ、５３ｂ、７２ａ、７２ｂ、９０ａ、９０ｂ 突出電極、Ｋ１、Ｋ２、Ｋ１１〜Ｋ１６、Ｋ２１、Ｋ２２、Ｋ３３〜Ｋ３６、Ｋ４１〜Ｋ４５ 開口部、３１ 半導体ウェハ、３２ 絶縁層、３３ａ、３３ｂ パッド電極、３４ 保護膜、３７、３８、５２、６７、６８、８０、８１、８９ 樹脂層、４１、７１ ソルダーレジスト、５１ａ、５１ｂ、８８ａ、８８ｂ 金属ピラー、５４ スタッドバンプ、６０ 導体バンプ、８２ 感光性樹脂層、８３ シード層、８４、８７ レジストパターン

Claims (5)

  1. 基板上に絶縁層を介して可動部が形成され、前記可動部を駆動させるための第１および第２の電極を前記絶縁層上に有するＭＥＭＳチップを、前記可動部が対向するように保持させながら半導体ウェハ上の一部の領域に突出電極を介して実装し、前記ＭＥＭＳチップの前記第１の電極と前記半導体ウェハの第１のパッド電極とを電気的に接続する工程と、
    前記ＭＥＭＳチップと前記半導体ウェハとの間の段差が解消されるように、前記ＭＥＭＳチップの周囲の前記半導体ウェハ上に樹脂層を形成する工程と、
    前記樹脂層を前記半導体基板とともに薄膜化した後、前記基板を前記絶縁層から除去する工程と、
    前記絶縁層の少なくとも一部を除去し、前記ＭＥＭＳチップの第２の電極の裏面を露出させる工程と、
    前記樹脂層に開口部を設け、前記半導体ウェハ上の第２のパッド電極の表面を露出させる工程と、
    前記ＭＥＭＳチップの第２の電極の裏面に接続される第１のランド電極と、前記半導体ウェハ上の第２のパッド電極の表面に接続される第２のランド電極とを前記樹脂層上に形成する工程とを備えることを特徴とするＭＥＭＳパッケージの製造方法。
  2. 基板上に絶縁層を介して可動部が形成され、前記可動部を駆動させるための第１および第２の電極を前記絶縁層上に有するＭＥＭＳチップを、前記可動部が対向するように保持させながら半導体ウェハ上の一部の領域に突出電極を介して実装し、前記ＭＥＭＳチップの第１の電極と、前記半導体ウェハの第１のパッド電極とを電気的に接続する工程と、
    前記ＭＥＭＳチップが前記半導体ウェハ上に実装された時の前記絶縁層の位置よりも先端が上にくるような高さを有する導体バンプを前記半導体ウェハの第２のパッド電極上に形成する工程と、
    前記ＭＥＭＳチップと前記半導体ウェハとの間の段差が解消されるように、前記ＭＥＭＳチップおよび前記導体バンプの周囲の前記半導体ウェハ上に樹脂層を形成する工程と、
    前記樹脂層を前記半導体基板とともに薄膜化することで前記導体バンプの表面を露出させた後、前記基板を前記絶縁層から除去する工程と、
    前記絶縁層の少なくとも一部を除去し、前記絶縁層上に形成された前記ＭＥＭＳチップの第２の電極の裏面を露出させる工程と、
    前記ＭＥＭＳチップの第２の電極の裏面に接続される第１のランド電極と、前記導体バンプの表面に接続される第２のランド電極とを前記樹脂層上に形成する工程とを備えることを特徴とするＭＥＭＳパッケージの製造方法。
  3. 基板上に絶縁層を介して可動部が形成され、前記可動部を駆動させるための第１および第２の電極を前記絶縁層上に有するＭＥＭＳチップを、前記可動部が対向するように保持させながら半導体ウェハ上の一部の領域に突出電極を介して実装し、前記ＭＥＭＳチップの第１の電極と、前記半導体ウェハの第１のパッド電極とを電気的に接続する工程と、
    前記ＭＥＭＳチップと前記半導体ウェハとの間の隙間に第１の樹脂層を充填する工程と、
    前記ＭＥＭＳチップと前記半導体ウェハとの間の隙間に第１の樹脂層を充填した後、前記基板を前記絶縁層から除去する工程と、
    前記基板が除去されたＭＥＭＳチップと前記半導体ウェハとの間の段差が解消されるように、前記ＭＥＭＳチップの周囲の前記半導体ウェハ上に第２の樹脂層を形成する工程と、
    前記ＭＥＭＳチップの第２の電極の裏面および前記半導体ウェハ上の第２のパッド電極の表面を露出させるための開口部を前記第２の樹脂層に形成する工程と、
    前記ＭＥＭＳチップの第２の電極の裏面に接続される第１のランド電極と、前記半導体ウェハ上の第２のパッド電極の表面に接続される第２のランド電極とを前記第２の樹脂層上に形成する工程とを備えることを特徴とするＭＥＭＳパッケージの製造方法。
  4. 半導体素子およびパッド電極が形成された半導体チップと、
    絶縁層上に形成された可動部と、
    前記絶縁層上に形成された前記可動部を駆動させるための第１および第２の電極と、
    前記第１の電極上に形成され、前記パッド電極と前記第１の電極とを接続する突出電極と、
    前記絶縁層に形成された開口部を介して前記第２の電極の裏面に接続されたランド電極とを備えることを特徴とするＭＥＭＳパッケージ。
  5. 半導体素子およびパッド電極が形成された半導体チップと、
    絶縁層上に可動部が形成され、前記可動部が前記半導体チップと対向するように前記半導体チップ上の一部の領域に突出電極を介して実装されたＭＥＭＳチップと、
    前記ＭＥＭＳチップの周囲の前記半導体チップ上に形成され、前記ＭＥＭＳチップと前記半導体チップとの間の段差を解消させる樹脂層と、
    前記樹脂層を貫通し、前記パッド電極に接続される導電部材と、
    前記導電部材に電気的に接続委され、前記樹脂層上に形成されたランド電極とを備えることを特徴とするＭＥＭＳパッケージ。
JP2008298247A 2008-11-21 2008-11-21 Ｍｅｍｓパッケージおよびｍｅｍｓパッケージの製造方法 Expired - Fee Related JP5468242B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008298247A JP5468242B2 (ja) 2008-11-21 2008-11-21 Ｍｅｍｓパッケージおよびｍｅｍｓパッケージの製造方法
US12/558,171 US8283737B2 (en) 2008-11-21 2009-09-11 MEMS package and method of manufacturing the MEMS package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008298247A JP5468242B2 (ja) 2008-11-21 2008-11-21 Ｍｅｍｓパッケージおよびｍｅｍｓパッケージの製造方法

Publications (2)

Publication Number Publication Date
JP2010120145A true JP2010120145A (ja) 2010-06-03
JP5468242B2 JP5468242B2 (ja) 2014-04-09

Family

ID=42195446

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008298247A Expired - Fee Related JP5468242B2 (ja) 2008-11-21 2008-11-21 Ｍｅｍｓパッケージおよびｍｅｍｓパッケージの製造方法

Country Status (2)

Country Link
US (1) US8283737B2 (ja)
JP (1) JP5468242B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013179764A1 (ja) * 2012-05-30 2013-12-05 オリンパス株式会社 撮像装置の製造方法および半導体装置の製造方法
WO2013179767A1 (ja) * 2012-05-30 2013-12-05 オリンパス株式会社 撮像装置の製造方法および半導体装置の製造方法
WO2013179765A1 (ja) * 2012-05-30 2013-12-05 オリンパス株式会社 撮像装置の製造方法および半導体装置の製造方法
JPWO2013179766A1 (ja) * 2012-05-30 2016-01-18 オリンパス株式会社 撮像装置、半導体装置および撮像ユニット

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI397157B (zh) * 2009-12-28 2013-05-21 矽品精密工業股份有限公司 具微機電元件之封裝結構及其製法
JP2013193172A (ja) * 2012-03-21 2013-09-30 Toshiba Corp 積層パッケージおよび積層パッケージの製造方法
US9018715B2 (en) * 2012-11-30 2015-04-28 Silicon Laboratories Inc. Gas-diffusion barriers for MEMS encapsulation
US9812350B2 (en) 2013-03-06 2017-11-07 Qorvo Us, Inc. Method of manufacture for a silicon-on-plastic semiconductor device with interfacial adhesion layer
US9583414B2 (en) 2013-10-31 2017-02-28 Qorvo Us, Inc. Silicon-on-plastic semiconductor device and method of making the same
US9446943B2 (en) * 2013-05-31 2016-09-20 Stmicroelectronics S.R.L. Wafer-level packaging of integrated devices, and manufacturing method thereof
US10273147B2 (en) 2013-07-08 2019-04-30 Motion Engine Inc. MEMS components and method of wafer-level manufacturing thereof
JP6339669B2 (ja) 2013-07-08 2018-06-06 モーション・エンジン・インコーポレーテッド Ｍｅｍｓデバイスおよび製造する方法
WO2015013827A1 (en) 2013-08-02 2015-02-05 Motion Engine Inc. Mems motion sensor for sub-resonance angular rate sensing
WO2015103688A1 (en) 2014-01-09 2015-07-16 Motion Engine Inc. Integrated mems system
US9162874B2 (en) * 2014-01-22 2015-10-20 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method forming the same
US9776858B2 (en) * 2014-02-26 2017-10-03 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and formation thereof
WO2015154173A1 (en) 2014-04-10 2015-10-15 Motion Engine Inc. Mems pressure sensor
US11674803B2 (en) 2014-06-02 2023-06-13 Motion Engine, Inc. Multi-mass MEMS motion sensor
US10085352B2 (en) * 2014-10-01 2018-09-25 Qorvo Us, Inc. Method for manufacturing an integrated circuit package
US10121718B2 (en) 2014-11-03 2018-11-06 Qorvo Us, Inc. Printed circuit module having a semiconductor device with a protective layer in place of a low-resistivity handle layer
US11287486B2 (en) 2014-12-09 2022-03-29 Motion Engine, Inc. 3D MEMS magnetometer and associated methods
US9802813B2 (en) 2014-12-24 2017-10-31 Stmicroelectronics (Malta) Ltd Wafer level package for a MEMS sensor device and corresponding manufacturing process
CA3004763A1 (en) 2015-01-15 2016-07-21 Motion Engine Inc. 3d mems device with hermetic cavity
US9613831B2 (en) 2015-03-25 2017-04-04 Qorvo Us, Inc. Encapsulated dies with enhanced thermal performance
US20160343604A1 (en) 2015-05-22 2016-11-24 Rf Micro Devices, Inc. Substrate structure with embedded layer for post-processing silicon handle elimination
WO2017034515A1 (en) * 2015-08-21 2017-03-02 Hewlett-Packard Development Company, L.P. Circuit package
US10276495B2 (en) 2015-09-11 2019-04-30 Qorvo Us, Inc. Backside semiconductor die trimming
US10020405B2 (en) 2016-01-19 2018-07-10 Qorvo Us, Inc. Microelectronics package with integrated sensors
US10090262B2 (en) 2016-05-09 2018-10-02 Qorvo Us, Inc. Microelectronics package with inductive element and magnetically enhanced mold compound component
US10773952B2 (en) 2016-05-20 2020-09-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10784149B2 (en) 2016-05-20 2020-09-22 Qorvo Us, Inc. Air-cavity module with enhanced device isolation
US10103080B2 (en) 2016-06-10 2018-10-16 Qorvo Us, Inc. Thermally enhanced semiconductor package with thermal additive and process for making the same
US10079196B2 (en) 2016-07-18 2018-09-18 Qorvo Us, Inc. Thermally enhanced semiconductor package having field effect transistors with back-gate feature
WO2018031999A1 (en) 2016-08-12 2018-02-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
SG11201901193UA (en) * 2016-08-12 2019-03-28 Qorvo Us Inc Wafer-level package with enhanced performance
CN109844938B (zh) * 2016-08-12 2023-07-18 Qorvo美国公司 具有增强性能的晶片级封装
US10109502B2 (en) 2016-09-12 2018-10-23 Qorvo Us, Inc. Semiconductor package with reduced parasitic coupling effects and process for making the same
US10090339B2 (en) 2016-10-21 2018-10-02 Qorvo Us, Inc. Radio frequency (RF) switch
US10749518B2 (en) 2016-11-18 2020-08-18 Qorvo Us, Inc. Stacked field-effect transistor switch
US10068831B2 (en) 2016-12-09 2018-09-04 Qorvo Us, Inc. Thermally enhanced semiconductor package and process for making the same
US10755992B2 (en) 2017-07-06 2020-08-25 Qorvo Us, Inc. Wafer-level packaging for enhanced performance
US10366972B2 (en) 2017-09-05 2019-07-30 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
US10784233B2 (en) 2017-09-05 2020-09-22 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
US11152363B2 (en) 2018-03-28 2021-10-19 Qorvo Us, Inc. Bulk CMOS devices with enhanced performance and methods of forming the same utilizing bulk CMOS process
US10804246B2 (en) 2018-06-11 2020-10-13 Qorvo Us, Inc. Microelectronics package with vertically stacked dies
US10964554B2 (en) 2018-10-10 2021-03-30 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US11069590B2 (en) 2018-10-10 2021-07-20 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US11646242B2 (en) 2018-11-29 2023-05-09 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
US11387157B2 (en) 2019-01-23 2022-07-12 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US20200235066A1 (en) 2019-01-23 2020-07-23 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
US20200235040A1 (en) 2019-01-23 2020-07-23 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
WO2020153983A1 (en) 2019-01-23 2020-07-30 Qorvo Us, Inc. Rf semiconductor device and manufacturing method thereof
US11646289B2 (en) 2019-12-02 2023-05-09 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11923238B2 (en) 2019-12-12 2024-03-05 Qorvo Us, Inc. Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive
CN112954559B (zh) * 2021-03-01 2022-09-20 潍坊歌尔微电子有限公司 麦克风结构和电子设备

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07169872A (ja) * 1993-12-13 1995-07-04 Fujitsu Ltd 半導体装置及びその製造方法
JPH08236694A (ja) * 1995-02-24 1996-09-13 Nec Corp 半導体パッケージとその製造方法
JP2001144218A (ja) * 1999-11-17 2001-05-25 Sony Corp 半導体装置及び半導体装置の製造方法
JP2002273699A (ja) * 2001-02-03 2002-09-25 Robert Bosch Gmbh マイクロメカニカル素子およびその製法
JP2002343827A (ja) * 2001-05-21 2002-11-29 Matsushita Electric Ind Co Ltd 電子部品およびその製造方法
JP2003329704A (ja) * 2002-05-14 2003-11-19 Mitsubishi Electric Corp 慣性力センサ、およびその製造方法
JP2005536013A (ja) * 2002-08-08 2005-11-24 エックスコム ワイアレス インコーポレイテッド マルチモルフ・アクチュエータと静電ラッチメカニズムとを有するマイクロ・ファブリケーションされた双投リレー
JP2006289520A (ja) * 2005-04-06 2006-10-26 Toshiba Corp Ｍｅｍｓ技術を使用した半導体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6808955B2 (en) 2001-11-02 2004-10-26 Intel Corporation Method of fabricating an integrated circuit that seals a MEMS device within a cavity
US7407826B2 (en) * 2005-03-21 2008-08-05 Honeywell International Inc. Vacuum packaged single crystal silicon device
WO2006124597A2 (en) * 2005-05-12 2006-11-23 Foster Ron B Infinitely stackable interconnect device and method
KR100995301B1 (ko) * 2005-12-26 2010-11-19 쿄세라 코포레이션 마이크로 전자 기계 장치 및 그 제조방법
US20080128901A1 (en) * 2006-11-30 2008-06-05 Peter Zurcher Micro-electro-mechanical systems device and integrated circuit device integrated in a three-dimensional semiconductor structure
WO2008079887A2 (en) * 2006-12-21 2008-07-03 Analog Devices, Inc. Stacked mems device
JP2009074979A (ja) * 2007-09-21 2009-04-09 Toshiba Corp 半導体装置
JP4504434B2 (ja) * 2008-02-14 2010-07-14 株式会社東芝 集積半導体装置
US7993950B2 (en) * 2008-04-30 2011-08-09 Cavendish Kinetics, Ltd. System and method of encapsulation

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07169872A (ja) * 1993-12-13 1995-07-04 Fujitsu Ltd 半導体装置及びその製造方法
JPH08236694A (ja) * 1995-02-24 1996-09-13 Nec Corp 半導体パッケージとその製造方法
JP2001144218A (ja) * 1999-11-17 2001-05-25 Sony Corp 半導体装置及び半導体装置の製造方法
JP2002273699A (ja) * 2001-02-03 2002-09-25 Robert Bosch Gmbh マイクロメカニカル素子およびその製法
JP2002343827A (ja) * 2001-05-21 2002-11-29 Matsushita Electric Ind Co Ltd 電子部品およびその製造方法
JP2003329704A (ja) * 2002-05-14 2003-11-19 Mitsubishi Electric Corp 慣性力センサ、およびその製造方法
JP2005536013A (ja) * 2002-08-08 2005-11-24 エックスコム ワイアレス インコーポレイテッド マルチモルフ・アクチュエータと静電ラッチメカニズムとを有するマイクロ・ファブリケーションされた双投リレー
JP2006289520A (ja) * 2005-04-06 2006-10-26 Toshiba Corp Ｍｅｍｓ技術を使用した半導体装置

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013179764A1 (ja) * 2012-05-30 2013-12-05 オリンパス株式会社 撮像装置の製造方法および半導体装置の製造方法
WO2013179767A1 (ja) * 2012-05-30 2013-12-05 オリンパス株式会社 撮像装置の製造方法および半導体装置の製造方法
WO2013179765A1 (ja) * 2012-05-30 2013-12-05 オリンパス株式会社 撮像装置の製造方法および半導体装置の製造方法
US9123618B2 (en) 2012-05-30 2015-09-01 Olympus Corporation Method for producing image pickup apparatus, and method for producing semiconductor apparatus
US9230939B2 (en) 2012-05-30 2016-01-05 Olympus Corporation Method for producing image pickup apparatus, method for producing semiconductor apparatus, and joined wafer
JPWO2013179767A1 (ja) * 2012-05-30 2016-01-18 オリンパス株式会社 撮像装置の製造方法および半導体装置の製造方法
JPWO2013179766A1 (ja) * 2012-05-30 2016-01-18 オリンパス株式会社 撮像装置、半導体装置および撮像ユニット
JPWO2013179764A1 (ja) * 2012-05-30 2016-01-18 オリンパス株式会社 撮像装置の製造方法および半導体装置の製造方法
JPWO2013179765A1 (ja) * 2012-05-30 2016-01-18 オリンパス株式会社 撮像装置の製造方法および半導体装置の製造方法
US9240398B2 (en) 2012-05-30 2016-01-19 Olympus Corporation Method for producing image pickup apparatus and method for producing semiconductor apparatus
US9282261B2 (en) 2012-05-30 2016-03-08 Olympus Corporation Method for producing image pickup apparatus and method for producing semiconductor apparatus
US9698195B2 (en) 2012-05-30 2017-07-04 Olympus Corporation Method for producing image pickup apparatus and method for producing semiconductor apparatus

Also Published As

Publication number Publication date
US8283737B2 (en) 2012-10-09
JP5468242B2 (ja) 2014-04-09
US20100127340A1 (en) 2010-05-27

Similar Documents

Publication Publication Date Title
JP5468242B2 (ja) Ｍｅｍｓパッケージおよびｍｅｍｓパッケージの製造方法
US9337097B2 (en) Chip package and method for forming the same
US8018065B2 (en) Wafer-level integrated circuit package with top and bottom side electrical connections
US9761510B2 (en) Chip package and method for forming the same
US8900924B2 (en) Chip package and method for forming the same
KR101157726B1 (ko) 극박 적층 칩 패키징
US10283473B1 (en) Package structure and manufacturing method thereof
TWI529887B (zh) 晶片封裝體及其形成方法
US8476738B2 (en) Electronic package with stacked semiconductor chips
CN110838473B (zh) 半导体封装及其制造方法
US20110170303A1 (en) Chip package and fabrication method thereof
US9165890B2 (en) Chip package comprising alignment mark and method for forming the same
KR20100100696A (ko) 반도체 장치 및 반도체 장치 제조 방법
JP2009071095A (ja) 半導体装置の製造方法
US20210398942A1 (en) Integrated fan-out package and manufacturing method thereof
US8786093B2 (en) Chip package and method for forming the same
US20130320463A1 (en) Package structure having mems element and fabrication method thereof
CN112750799A (zh) 集成扇出型封装件
CN106672888B (zh) 封装集成电路管芯的方法和器件
US9812381B1 (en) Integrated fan-out package and method of fabricating the same
US20120286420A1 (en) Chip package and method for forming the same
KR20160146461A (ko) 반도체 구조물 및 이의 제조 방법
KR101059625B1 (ko) 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법
US9035456B2 (en) Chip package and method for forming the same
KR20100096914A (ko) 반도체 패키지 및 이를 이용한 스택 패키지

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110322

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121030

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121031

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130702

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130823

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140107

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140129

LAPS Cancellation because of no payment of annual fees