CN112750799A - 集成扇出型封装件 - Google Patents

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CN112750799A
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conductive
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王之妤
郭宏瑞
胡毓祥
廖思豪
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种集成扇出型(InFO)封装件，包含包封体、管芯、多个导电结构以及重布线结构。管芯和导电结构由包封体包封。导电结构包围管芯。重布线结构安置在包封体上。重布线结构包含多个布线图案、多个导通孔以及多个对准标记。多个导通孔内连布线图案。多个对准标记中的至少一个与包封体实体接触。

Description

集成扇出型封装件
技术领域
本公开实施例涉及一种集成扇出型封装件。
背景技术
半导体行业已经由于各种电子组件(即，晶体管、二极管、电阻器、电容器等)的集成密度的持续改进而经历快速发展。在很大程度上，集成密度的这种改进来自最小特征尺寸的重复减小，这允许更多较小组件集成到给定区域中。这些较小的电子组件也需要利用比先前封装件更小的面积的较小封装件。当前，集成扇出型封装件因其紧密性而变得越来越流行。然而，存在许多与集成扇出型封装件相关的挑战。
发明内容
根据本公开的实施例，一种集成扇出型封装件，包括包封体、半导体管芯以及重布线结构。半导体管芯由包封体包封。重布线结构安置在半导体管芯以及包封体上方，重布线结构包括多个布线图案、多个导通孔以及多个对准标记，多个导通孔内连多个布线图案，且多个对准标记中的至少一个包括多个群组。多个群组当中的第一群组包含彼此平行布置且彼此分隔开的多个第一栅格图案，多个群组当中的第二群组包含彼此平行布置且彼此分隔开的多个第二栅格图案，且多个第一栅格图案的第一延伸方向不同于多个第二栅格图案的第二延伸方向。
根据本公开的实施例，一种集成扇出型封装件，包括包封体、半导体管芯以及重布线结构。半导体管芯由包封体包封。重布线结构安置在包封体上方。重布线结构包括第一介电层、第二介电层、第一对准标记以及第二对准标记。第二介电层堆叠在第一介电层上。第一对准标记安置在第一介电层上。第二对准标记安置在第二介电层上，第一对准标记以及第二对准标记中的每一个分别包括多个群组。多个群组当中的第一群组包含彼此平行布置且彼此分隔开的多个第一栅格图案，多个群组当中的第二群组包含彼此平行布置且彼此分隔开的多个第二栅格图案，且第一对准标记在大小、图案和/或定向上不同于第二对准标记。
根据本公开的实施例，一种集成扇出型封装件的制造方法，包括：在载体上方形成管芯以及多个导电结构，其中多个导电结构包围半导体管芯；由包封体包封管芯以及多个导电结构；以及在包封体上方形成重布线结构，其中重布线结构包括多个对准标记，且多个对准标记中的至少一个包括多个群组，其中多个群组当中的第一群组包含彼此平行布置且彼此分隔开的多个第一栅格图案，多个群组当中的第二群组包含彼此平行布置且彼此分隔开的多个第二栅格图案，且多个第一栅格图案的第一延伸方向不同于多个第二栅格图案的第二延伸方向。
附图说明
当结合附图阅读时，从以下详细描述最好地理解本公开的各方面。应注意，根据业界中的标准惯例，各个特征未按比例绘制。实际上，为了论述清楚起见，可以任意增大或减小各种特征的尺寸。
图1A到图1Y为示出根据本公开的一些实施例的集成扇出型(InFO)封装件的制造工艺的示意性横截面视图。
图2A到图2D为示出图1H中的第一对准标记AM1的各种配置的示意性俯视图。
图3A到图3B为示出根据本公开的一些替代实施例的InFO封装件的制造工艺的中间阶段的示意性横截面视图。
图4为示出叠层封装(package-on-package；PoP)结构的示意性横截面视图。
图5为示出根据本公开的一些替代实施例的InFO封装件的横截面视图。
图6A到图6I为示出根据本公开的一些替代实施例的InFO封装件的制造工艺的中间阶段的示意性横截面视图。
图7A到图7D为示出根据本公开的其它实施例的InFO封装件的制造工艺的中间阶段的示意性横截面视图。
附图标号说明
10、20、30：集成扇出型封装件；
20'：第二封装件；
100、500：重布线结构；
102：重布线导电层；
104：介电层；
106：重布线导通孔；
200：导电结构；
300：管芯；
300a：后表面；
300b：前表面；
300c：有源表面；
310：半导体衬底；
320：导电垫；
330：钝化层；
340：后钝化层；
350：通孔；
360：保护层；
400：包封体；
400a：包封材料；
510、512：晶种材料层；
510a、510b、510c、512b、514a、514b、514c、516a：晶种层；
520a、520b、520c、522a、522b、540a、540b、542a、542b、542c、544a：导电图案；
530：第一介电层；
532：第二介电层；
534：第三介电层；
530a、532a：介电材料层；
600、700：导电端子；
1000：叠层封装(PoP)结构；
AD：粘附层；
AM1：第一对准标记；
AM2：第二对准标记；
AM3：第三对准标记；
AR：有源区；
BR：边界区；
C：载体；
CV1：第一导通孔；
CV2：第二导通孔；
DB：剥离层；
G1、G2、G3、G4：群组；
OP1、OP1'、OP2、OP2'、OP3、OP4、OP5：开口；
PR1、PR1'、PR2、PR3：光刻胶层；
RP1、RP1'：第一布线图案；
RP2、RP2'：第二布线图案；
RP3：第三布线图案；
TAM1、TAM2、TCV1、TCV2、T530、T532：顶部表面；
TP：载带。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件和布置的特定实例来简化本公开。当然，这些组件和布置只是实例且并不意欲为限制性的。举例来说，在以下描述中，第一特征在第二特征上方或上的形成可包含第一特征和第二特征直接接触地形成的实施例，并且还可包含额外特征可在第一特征与第二特征之间形成以使得第一特征和第二特征可不直接接触的实施例。另外，本公开可在各个实例中重复附图标号和/或字母。此重复是出于简单和清晰的目的，且本身并不指示所论述的各种实施例和/或配置之间的关系。
此外，为易于描述，本文中可使用例如“在……下面”、“在……下方”、“下部”、“在……上方”、“上部”等空间相对术语来描述如图式中所示的一个元件或特征与另一元件或特征的关系。除了图中所描绘的定向之外，空间相对术语意图涵盖器件在使用或操作中的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词可同样相应地进行解释。
还可包含其它特征和工艺。举例来说，可包含测试结构以辅助对3D封装或3DIC器件的校验测试。测试结构可包含例如形成在重布线层中或衬底上的测试垫，所述衬底允许对3D封装或3DIC的测试、探针和/或探针卡的使用以及类似操作。可对中间结构以及最终结构执行校验测试。另外，本文中所公开的结构和方法可与并有已知良好管芯的中间校验的测试方法结合使用以增加良率并降低成本。
图1A到图1Y为示出根据本公开的一些实施例的集成扇出型(InFO)封装件10的制造工艺的示意性横截面视图。参看图1A，提供载体C，载体C具有剥离层(de-bonding layer)DB形成于其上。在一些实施例中，载体C为玻璃衬底。然而，只要其它材料能够在支撑形成于其上的元件的同时经受住后续制造工艺，那么所述材料可适配作为载体C的材料。在一些实施例中，剥离层DB为形成在玻璃衬底上的光热转换(light-to-heat conversion；LTHC)释放层。剥离层DB允许在后续工艺中形成于载体C上的结构从载体C中剥离。
重布线结构100形成在载体C上方。在一些实施例中，重布线结构100附接到剥离层DB上。在一些实施例中，重布线结构100包含介电层104、重布线导电层102以及多个重布线导通孔106。重布线导电层102可由多个重布线导电图案构成。出于简单起见，介电层104示出为介电层的一个单层且重布线导电层102示出为嵌入在图1A中的介电层104中。尽管如此，从制造工艺的角度，介电层104由两个介电层构成，且重布线导电层102包夹在两个邻近的介电层之间。如图1A中所示，重布线导通孔106同样嵌入在介电层104中。在一些实施例中，重布线导电层102和重布线导通孔106的材料包含铝、钛、铜、镍、钨和/或其合金。重布线导电层102可通过例如电镀、沉积和/或光刻以及刻蚀形成。在一些实施例中，介电层104的材料包含聚酰亚胺(polyimide)、环氧树脂(epoxy resin)、丙烯酸树脂(acrylic resin)、酚醛树脂(phenol resin)、苯环丁烷(benzocyclobutene；BCB)、聚苯并恶唑(polybenzooxazole；PBO)或任何其它合适的聚合物类介电材料。介电层104可例如通过合适的制造技术形成，例如旋涂式涂布法、化学气相沉积(chemical vapor deposition；CVD)、等离子体增强化学气相沉积(plasma-enhanced chemical vapor deposition；PECVD)或类似技术。
应注意，图1A中所示的重布线导电层102的数量和介电层104的数量仅出于说明的目的，且本公开不限于此。在一些替代实施例中，取决于电路设计可形成更多层的重布线导电层和更多层的介电层。当适配更多层的重布线导电层和更多层的介电层时，这些重布线导电层和这些介电层交替地堆叠，且重布线导电层通过重布线导通孔彼此内连。在一些实施例中，重布线结构100称为背侧重布线结构。
多个导电结构200形成在重布线结构100上。在一些实施例中，InFO封装件10(图1Y中所示)具有有源区AR和包围有源区AR的边界区BR。导电结构200可形成在例如有源区AR中。在一些实施例中，导电结构200为通过光刻工艺、镀敷工艺、光刻胶剥离工艺和/或任何其它合适的工艺形成的导电柱。在一些实施例中，导电结构200形成在重布线导通孔106上且与重布线导通孔106接触以形成与重布线结构100的电连接。在一些实施例中，导电结构200可在同一阶段与重布线导通孔106同时形成。举例来说，对应于重布线导通孔106的指定位置的多个接触开口可形成在介电层104中。随后，延伸到接触开口中的晶种材料层(未绘示)可形成在介电层上方。掩模图案(未绘示)接着可形成在晶种材料层上。掩模图案具有开口以暴露定位在接触开口内部的晶种材料层。在一些实施例中，掩模图案的开口还暴露接触开口附近的晶种材料层的部分。其后，通过电镀或沉积将导电材料填充到开口和接触开口中。接着，将掩模图案和在掩模图案下面的晶种层去除以获得导电结构200和重布线导通孔106。然而，本公开不限于此。其它合适的方法可用以形成导电结构102和重布线导通孔106。举例来说，可分别地形成导电结构200和重布线导通孔106。在一些替代实施例中，多个导电垫(未绘示)可形成在重布线导通孔106上方。导电结构200形成在导电垫上方，使得导电结构200通过导电垫电连接到重布线结构100。在一些实施例中，可省略导电结构200的形成。
在一些实施例中，导电结构200的材料包含铜、铜合金或类似物。应注意，图1A中绘示的导电结构200的数量仅用作示例性图示，且可基于要求改变导电结构200的数量。
参看图1B，多个管芯300形成在重布线结构100上。在一些实施例中，管芯300放置在有源区AR中的多个导电结构200之间。举例来说，多个导电结构200可被布置成包围管芯300。在一些实施例中，拾取管芯300且放置到重布线结构100上。举例来说，多个管芯300中的每一个包含半导体衬底310、多个导电垫320、钝化层330、后钝化层340、多个通孔350以及保护层360。在一些实施例中，导电垫320安置在半导体衬底310上方。钝化层330形成在半导体衬底310上方且具有部分暴露导电垫320的接触开口。半导体衬底310可为硅衬底，所述硅衬底包含形成在其中的有源组件(例如，晶体管或类似物)和无源组件(例如，电阻器、电容器、电感器或类似物)。导电垫320可为铝垫、铜垫或其它合适的金属垫。钝化层330可为氧化硅层、氮化硅层、氮氧化硅层或由其它合适的介电材料形成的介电层。此外，后钝化层340形成在钝化层330上方。后钝化层340覆盖钝化层330且具有多个接触开口。导电垫320从后钝化层340的接触开口中部分暴露。后钝化层340可为聚酰亚胺(polyimide，PI)层、PBO层或由其它合适的聚合物形成的介电层。在一些实施例中，后钝化层340可为视情况存在的。另外，通孔350形成在导电垫320上。在一些实施例中，通孔350由导电材料制成且电镀到导电垫320上。保护层360形成在后钝化层340上以覆盖通孔350。
如图1B中所示，每一管芯300具有后表面300a和与后表面300a相对的前表面300b。在一些实施例中，管芯300的后表面300a通过粘附层AD附接(或粘附)到重布线结构100。在一些实施例中，粘附层AD可包含管芯附接膜(die attach film；DAF)。另一方面，管芯300的前表面300b朝上。如图1B中所示，管芯300的顶部表面(前表面300b)与导电结构200的顶部表面实质上共面。然而，本公开不限于此。在一些替代实施例中，管芯300的顶部表面可定位在低于或高于导电结构200的顶部表面的水平高度上。尽管在图1B中绘示两个管芯300，但配置仅用作示例性图示。在一些替代实施例中，可基于需求形成更多或更少数量的管芯。
参看图1C，包封材料400a形成在重布线结构100上方以包封导电结构200和管芯300。举例来说，导电结构200和管芯300的保护层360由包封材料400a包封。换句话说，导电结构200和管芯300的保护层360不显露且由包封材料400a很好地保护。在一些实施例中，包封材料400a为模制化合物、模制底部填充物、树脂(环氧树脂)或类似物。包封材料400a可由模制工艺形成。举例来说，包封材料400a可由压缩模制工艺形成。
参看图1C和图1D，研磨管芯300的包封材料400a和保护层360直到暴露通孔350的顶部表面。在将包封材料400a研磨之后，包封体400形成在重布线结构100上方以包封导电结构200和管芯300。在一些实施例中，包封体材料400a由机械研磨工艺和/或化学机械抛光(chemical mechanical polishing；CMP)工艺来磨削。在一些实施例中，在包封体材料400a的研磨工艺过程中，将保护层360研磨以显露通孔350。在一些实施例中，通孔350的部分和导电结构200的部分同样略微研磨。在研磨之后，每一管芯300具有有源表面300c和与有源表面300c相对的后表面300a。通孔350的暴露部分位于管芯300的有源表面300c上。应注意，导电结构200的顶部表面、保护层360的顶部表面以及通孔350的顶部表面与包封体400的顶部表面实质上共面。
参看图1E，晶种材料层510形成在包封体400、导电结构200以及管芯300上。在一些实施例中，晶种材料层510毯覆式地形成在包封体400、导电结构200以及管芯300上方。举例来说，形成晶种材料层510以定位在有源区AR和边界区BR两者中。在一些实施例中，晶种材料层510形成为与导电结构200、包封体400、保护层360以及通孔350直接接触。举例来说，可通过溅镀工艺、物理气相沉积(physical vapor deposition；PVD)工艺或类似工艺形成晶种层材料510。在一些实施例中，晶种层材料510可包含例如铜、钛铜合金或其它合适的材料选择。
参看图1F，光刻胶层PR1形成在晶种材料层510上方。在一些实施例中，可通过旋转涂布或其它合适的形成方法形成光刻胶层PR1。如图1F中所示，光刻胶层PR1具有暴露晶种材料层510的至少一部分的多个开口OP1。在一些实施例中，边界区BR中的两个邻近的开口OP1可比有源区AR中的两个邻近的开口OP1更近。举例来说，边界区BR中的两个邻近的开口OP1之间的距离可小于有源区AR中的两个邻近的开口OP1之间的距离。在一些实施例中，有源区AR中的一些开口OP1对应于导电结构200和通孔350的位置。举例来说，一些开口OP1沿垂直于管芯300的有源表面300c的方向的竖直投影与传导结构200交叠。类似地，一些开口OP1沿垂直于管芯300的有源表面300c的方向的竖直投影与管芯300的通孔350交叠。
参看图1F和图1G，多个导电图案520a、导电图案520b形成在晶种材料层510上。在一些实施例中，将导电材料(未绘示)填充到光刻胶层PR1的开口OP1中。其后，将光刻胶层PR1去除以获得导电图案520a、导电图案520b。在去除光刻胶层PR1后，暴露出晶种材料层510的未由导电图案520a、导电图案520b覆盖的部分。在一些实施例中，导电材料可由镀敷工艺形成。举例来说，镀敷工艺为电镀、无电镀、浸镀(immersion plating)或类似工艺。在一些实施例中，导电材料包含例如铜、铜合金或类似物。可通过例如刻蚀、灰化(ashing)或其它合适的去除工艺去除/剥离光刻胶图案层PR1。在一些实施例中，导电图案520a定位在有源区AR中且导电图案520b定位在边界区BR中。
参看图1G和图1H，将不由导电图案520a、导电图案520b覆盖的晶种材料层510去除以形成晶种层510a、晶种层510b。也就是说，将在光刻胶层PR1下面的晶种材料层510去除。晶种材料层510的暴露部分可通过刻蚀工艺去除。在一些实施例中，导电图案520a、导电图案520b的材料可不同于晶种材料层510的材料，因此晶种材料层510的暴露部分可通过选择性刻蚀去除。晶种层510a定位在有源区AR中且晶种层510b定位在边界区BR中。在一些实施例中，晶种层510a的一部分包夹在导电结构200与导电图案520a之间，且晶种层510a的另一部分包夹在通孔350与导电图案520a之间。另一方面，晶种层510b包夹在包封体400与导电图案520b之间。在一些实施例中，导电图案520a堆叠在晶种层510a上，且导电图案520b堆叠在晶种层510b上。在一些实施例中，晶种层510b可包含多个晶种层图案。如图1H中所示，晶种层图案沿垂直于管芯300的有源表面300c的方向与导电图案520b对准。举例来说，每一晶种层图案的侧壁与每一导电图案520b的侧壁对准。
在一些实施例中，定位在有源区AR中的导电图案520a和晶种层510a统称为第一导通孔CV1。另一方面，定位在边界区BR中的导电图案520b和晶种层510b可统称为第一对准标记AM1。在一些实施例中，第一导通孔CV1定位在有源区AR中，且第一对准标记AM1定位在边界区BR中。第一导通孔CV1可将导电结构200和/或管芯300的通孔350与其它随后形成的元件电连接。另一方面，第一对准标记AM1可确保其它随后形成的元件精确地形成在指定位置上。在一些实施例中，第一对准标记AM1电性浮动(floating)。举例来说，第一对准标记AM1与第一导通孔CV1、导电结构200、管芯300的通孔350以及重布线结构100电绝缘。在一些实施例中，第一对准标记AM1与包封体400实体接触。举例来说，第一对准标记AM1的晶种层510b可直接与包封体400接触。
如上文所提及，边界区BR中的光刻胶层PR1的两个邻近的开口OP1之间的距离可小于有源区AR中的光刻胶层PR1的两个邻近的开口OP1之间的距离。由于第一导通孔CV1和第一对准标记AM1由将导电材料填充到开口OP1中形成，所以第一导通孔CV1和第一对准标记AM1可具有对应于开口OP1的轮廓的形状。举例来说，多个第一导通孔CV1中的每一个从俯视图来看可为块状图案，而多个第一对准标记AM1中的每一个从俯视图来看可为栅格图案。也就是说，一个第一导电通孔CV1包含一个导电图案520a，而一个第一对准标记AM1包含多个导电图案520b。将结合图2A到图2D在下文论述第一对准标记AM1的配置。
图2A到图2D为示出图1H中的第一对准标记AM1的各种配置的示意性俯视图。参看图2A，第一对准标记AM1形成方形栅格图案且包含多个群组G1、群组G2、群组G3以及群组G4，其中每一群组G1、群组G2、群组G3以及群组G4分别包含彼此平行布置且彼此分隔开的多个栅格图案。群组G1中的栅格图案的延伸方向实质上平行于群组G3中的栅格图案的延伸方向，群组G2中的栅格图案的延伸方向实质上平行于群组G4中的栅格图案的延伸方向，且群组G1和群组G3中的栅格图案的延伸方向不平行于群组G2和群组G4中的栅格图案的延伸方向。举例来说，群组G1和群组G3中的栅格图案的延伸方向实质上垂直于群组G2和群组G4中的栅格图案的延伸方向。在一些实施例中，群组G1和群组G3中的栅格图案可水平地延伸，而群组G2和群组G4中的栅格图案可竖直地延伸。此外，群组G1中的栅格图案与群组G2、群组G3以及群组G4中的栅格图案分隔开；群组G2中的栅格图案与群组G1、群组G3以及群组G4中的栅格图案分隔开；群组G3中的栅格图案与群组G1、群组G2以及群组G4中的栅格图案分隔开；以及群组G4中的栅格图案与群组G1、群组G2以及群组G3中的栅格图案分隔开。在一些实施例中，第一对准标记AM1的群组G1、群组G2、群组G3以及群组G4分别分布在一个方形区域内。在一些实施例中，第一对准标记AM1具有1微米到20微米的尺寸。在本文中，尺寸是指从俯视图看第一对准标记AM1的长度或宽度。藉由适配具有栅格图案的第一对准标记AM1，可充分降低第一对准标记AM1上的信号噪声。也就是说，机器能够精确地检测第一对准标记AM1，从而提高叠对(overlay)准确度且减少对准失效率。举例来说，3微米内的(例如，0.5微米内的)叠对准确度可通过栅格图案的适配来实现。
在一些替代实施例中，第一对准标记AM1可具有从俯视图看的其它形状。举例来说，参看图2B，第一对准标记AM1形成方形栅格图案且包含多个群组G1、群组G2、群组G3以及群组G4，其中每一群组G1、群组G2、群组G3以及群组G4分别包含彼此平行布置且彼此分隔开的多个栅格图案。群组G1中的栅格图案的延伸方向实质上平行于群组G3中的栅格图案的延伸方向，群组G2中的栅格图案的延伸方向实质上平行于群组G4中的栅格图案的延伸方向，且群组G1和群组G3中的栅格图案的延伸方向不平行于群组G2和群组G4中的栅格图案的延伸方向。举例来说，群组G1和群组G3中的栅格图案的延伸方向实质上垂直于群组G2和群组G4中的栅格图案的延伸方向。在一些实施例中，群组G1、群组G2、群组G3以及群组G4中的栅格图案可斜向地延伸。在一些实施例中，机器可检测导电图案520b的轮廓用于对准。图2A和图2B示出第一对准标记AM1中的所有导电图案520b彼此分隔开，但本公开不限于此。图2A中所示的第一对准标记AM1和图2B中所示的第一对准标记AM1为具有不同定向(orientation)的对准标记且视为具有不同图案的对准标记。
参看图2C，第一对准标记AM1包含多个群组G1、群组G2、群组G3以及群组G4，其中每一群组G1、群组G2、群组G3以及群组G4分别包含彼此平行布置且彼此分隔开的多个栅格图案。群组G1中的栅格图案的延伸方向实质上平行于群组G3中的栅格图案的延伸方向，群组G2中的栅格图案的延伸方向实质上平行于群组G4中的栅格图案的延伸方向，且群组G1和群组G3中的栅格图案的延伸方向不平行于群组G2和群组G4中的栅格图案的延伸方向。举例来说，群组G1和群组G3中的栅格图案的延伸方向实质上垂直于群组G2和群组G4中的栅格图案的延伸方向。在一些实施例中，群组G1和群组G3中的栅格图案可水平地延伸，而群组G2和群组G4中的栅格图案可竖直地延伸。如图2C中所示出，群组G1、群组G2、群组G3以及群组G4中的栅格图案可放射状地(radially)延伸。此外，群组G1中的栅格图案与群组G2、群组G3以及群组G4中的栅格图案分隔开；群组G2中的栅格图案与群组G1、群组G3以及群组G4中的栅格图案分隔开；群组G3中的栅格图案与群组G1、群组G2以及群组G4中的栅格图案分隔开；以及群组G4中的栅格图案与群组G1、群组G2以及群组G3中的栅格图案分隔开。在一些实施例中，第一对准标记AM1的群组G1、群组G2、群组G3以及群组G4分别分布在一个方形区域内。在一些实施例中，第一对准标记AM1具有1微米到20微米的尺寸。在本文中，尺寸是指从俯视图看第一对准标记AM 1的长度或宽度。藉由适配具有栅格图案的第一对准标记AM1，可充分降低第一对准标记AM1上的信号噪声。也就是说，机器能够精确地检测第一对准标记AM1，从而提高叠对准确度且减少对准失效率。举例来说，3微米内的(例如，0.5微米内的)叠对准确度可通过栅格图案的适配来实现。
在一些替代实施例中，第一对准标记AM1可具有从俯视图看的其它形状。举例来说，参看图2D，第一对准标记AM1包含多个群组G1、群组G2、群组G3以及群组G4，其中每一群组G1、群组G2、群组G3以及群组G4分别包含彼此平行布置且彼此分隔开的多个栅格图案。群组G1中的栅格图案的延伸方向实质上平行于群组G3中的栅格图案的延伸方向，群组G2中的栅格图案的延伸方向实质上平行于群组G4中的栅格图案的延伸方向，且群组G1和群组G3中的栅格图案的延伸方向不平行于群组G2和群组G4中的栅格图案的延伸方向。举例来说，群组G1和群组G3中的栅格图案的延伸方向实质上垂直于群组G2和群组G4中的栅格图案的延伸方向。在一些实施例中，群组G1、群组G2、群组G3以及群组G4中的栅格图案可斜向地延伸。在一些实施例中，机器可检测导电图案520b用于对准。图2C和图2D示出第一对准标记AM1中的所有导电图案520b彼此分隔开，但本公开不限于此。图2C中所示的第一对准标记AM1和图2D中所示的第一对准标记AM1为具有不同定向的对准标记且视为具有不同图案的对准标记。
应注意，图2A到图2D中绘示的第一对准标记AM1的配置仅用作示例性图示，且本公开不限于此。只要第一对准标记AM1包含多方向栅格图案，那么第一对准标记AM1也可具有其它形状或采取其他形式。
参看图1I，介电材料层530a形成在包封体400、导电结构200以及管芯300上方，以包封第一导通孔CV1和第一对准标记AM1。换句话说，第一导通孔CV1和第一对准标记AM1不显露且由介电材料层530a很好地保护。在一些实施例中，介电材料层530a的材料包含聚酰亚胺、环氧树脂、丙烯酸树脂、酚醛树脂、BCB、PBO或任何其它合适的聚合物类介电材料。介电材料层530a可由例如旋涂式涂布法、化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)或类似技术的合适制造技术形成。
参看图1I和图1J，将介电材料层530a的一部分去除以形成暴露第一导通孔CV1的顶部表面TCV1和第一对准标记AM1的顶部表面TAM1的第一介电层530。举例来说，可研磨介电材料层530a直到暴露第一导通孔CV1的顶部表面TCV1和第一对准标记AM1的顶部表面TAM1。在一些实施例中，介电材料层530a由化学机械抛光(CMP)工艺来研磨。
在一些实施例中，研磨介电材料层530a使得第一介电层530的顶部表面T530与第一导通孔CV1的顶部表面TCV1和第一对准标记AM1的顶部表面TAM1实质上共面。举例来说，第一导通孔CV1的顶部表面TCV1与第一对准标记AM1的导电图案520b的顶部表面实质上共面。在一些实施例中，第一介电层530、第一导通孔CV1以及第一对准标记AM1可具有2微米到10微米的实质上相同厚度。在一些替代实施例中，由于不同材料之间的研磨选择率，在第一介电层530的顶部表面T530与第一导通孔CV1的顶部表面TCV1之间以及在第一介电层530的顶部表面T530与第一对准标记AM1的顶部表面TAM1之间可看到高度差。将结合图3A和图3B在下文描述高度差。
图3A到图3B为示出根据本公开的一些替代实施例的InFO封装件10的制造工艺的中间阶段的示意性横截面视图。参看图3A，在一些实施例中，导通孔CV1和第一对准标记AM1在研磨工艺过程中过度研磨，使得第一介电层530的顶部表面T530定位在高于第一导通孔CV1的顶部表面TCV1和第一对准标记AM1的顶部表面TAM1的水平高度上。举例来说，第一导通孔CV1的厚度可小于第一介电层530的厚度。类似地，第一对准标记AM1的厚度也可小于第一介电层530的厚度。参看图3B，在一些替代实施例中，第一介电层530可在研磨工艺过程中过度研磨，使得第一导通孔CV1的的顶部表面TCV1和第一对准标记AM1的顶部表面TAM1定位在高于第一介电层530的顶部表面T530的水平高度上。举例来说，第一导通孔CV1的厚度和第一对准标记AM1的厚度都大于第一介电层530的厚度。在一些实施例中，第一导通孔CV1和第一对准标记AM1从第一介电层530的顶部表面T530突出。
在第一介电层530由回磨(grinding-back)方法形成的一些实施例中，高度差可忽略不计。举例来说，第一介电层530的顶部表面T530与第一导通孔CV1的顶部表面TCV1之间的距离(高度差)小于0.6微米。类似地，第一介电层530的顶部表面T530与第一对准标记AM1的顶部表面TAM1之间的距离(高度差)也可小于0.6微米。
返回参看图1J，在一些实施例中，在暴露第一导电通孔CV1的顶部表面TCV1和第一对准标记AM1的顶部表面TAM1之后，将这些表面进一步研磨以形成平滑剖面。举例来说，第一导通孔CV1的顶部表面TCV1的表面粗糙度(Ra)的范围在0.04微米与0.09微米之间。类似地，第一对准标记AM1的顶部表面TAM1的表面粗糙度(Ra)的范围也在0.04微米与0.09微米之间。由于第一对准标记AM1具有平滑的顶部表面TAM1，且第一对准标记AM1的顶部表面TAM1与邻近于其的第一介电层530的顶部表面T530实质上共面，在暴露/对准工艺过程中，可由机器获得第一对准标记AM1的更好的分辨率。因而，随后形成的元件可准确地形成在指定位置上，从而提高InFO封装件10的可靠性。
在一些实施例中，第一导通孔CV1、第一对准标记AM1以及第一介电层530可构成随后形成的重布线结构500(绘示在图1U中)的第一子层。如图1J中所示，第一子层形成在包封体400、管芯300以及导电结构200上方。第一介电层530缠绕在第一导通孔CV1和第一对准标记AM1的周围。也就是说，第一导通孔CV1和第一对准标记AM1嵌入在第一介电层530中。参看图1J，由于第一介电层530缠绕在第一对准标记AM1的侧壁周围，第一介电层530能够保护第一对准标记AM1的侧壁免于受后续工艺(即，刻蚀工艺或类似工艺)而损伤。也就是说，在一些实施例中，多个第一对准标记AM1中的每一个具有实质上平直侧壁。举例来说，在第一对准标记AM1的侧壁与沿平行于第一对准标记AM1的顶部表面TAM1的方向延伸的虚拟线之间形成的夹角可在85°与90°之间的范围内。
参看图1K，晶种材料层512形成在第一子层上方。晶种材料层512可类似于晶种材料层510，因此在本文中省略其详细描述。在一些实施例中，晶种材料层512毯覆式地形成为与第一介电层530、第一导通孔CV1以及第一对准标记AM1直接接触。形成晶种材料层512以定位在有源区AR和边界区BR两个中。
参看图1L，光刻胶层PR2形成在晶种材料层512上方。在一些实施例中，可通过旋转涂布或其它合适的形成方法形成光刻胶层PR2。如图1L中所示，光刻胶层PR2具有暴露晶种材料层512的至少一部分的多个开口OP2。在一些实施例中，可通过使用第一对准标记AM1作为对准工具来确保开口OP2的位置的精确度。在一些实施例中，有源区AR中的开口OP2对应于第一导通孔CV1的位置。举例来说，有源区AR中的开口OP2沿垂直于管芯300的有源表面300c的方向的竖直投影与第一导通孔CV1交叠。另一方面，边界区BR中的开口OP2不对应于第一对准标记AM1的位置。举例来说，边界区BR中的开口OP2沿垂直于管芯300的有源表面300c的方向的竖直投影不与第一对准标记AM1交叠。
参看图1L和图1M，多个导电图案540a、导电图案540b形成在晶种材料层512上。在一些实施例中，将导电材料(未绘示)填充到光刻胶层PR2的开口OP2中。其后，将光刻胶层PR2去除以获得导电图案540a、导电图案540b。在去除光刻胶层PR2后，暴露出晶种材料层512的未由导电图案540a、导电图案540b覆盖的部分。在一些实施例中，导电材料可由镀敷工艺形成。举例来说，镀敷工艺为电镀、无电镀、浸镀或类似工艺。在一些实施例中，导电材料包含例如铜、铜合金或类似物。可通过例如刻蚀、灰化或其它合适的去除工艺去除/剥离光刻胶图案层PR2。在一些实施例中，导电图案540a定位在有源区AR中且导电图案540b定位在边界区BR中。
参看图1N，光刻胶层PR3形成在晶种材料层512和导电图案540a、导电图案540b上方。在一些实施例中，可通过旋转涂布或其它合适的形成方法形成光刻胶层PR3。如图1N中所示，光刻胶层PR3具有暴露导电图案540a、导电图案540b的至少一部分的多个开口OP3。在一些实施例中，可通过使用第一对准标记AM1作为对准工具来确保开口OP3的位置的精确度。在一些实施例中，边界区BR中的两个邻近的开口OP3可比有源区AR中的两个邻近的开口OP3更近。举例来说，在导电图案540b上方的两个邻近的开口OP3之间的距离可小于在导电图案540a上方的两个邻近的开口OP3之间的距离。在一些实施例中，边界区BR中的多个开口OP3暴露同一导电图案540b，而有源区AR中的多个开口OP3中的每一个暴露不同导电图案540a。
参看图1N和图1O，多个导电图案522a和多个导电图案522b分别形成在导电图案540a和导电图案540b上。在一些实施例中，将导电材料(未绘示)填充到光刻胶层PR3的开口OP3中。其后，将光刻胶层PR3去除以获得导电图案522a、导电图案522b。在一些实施例中，导电材料可由镀敷工艺形成。举例来说，镀敷工艺为电镀、无电镀、浸镀或类似工艺。在一些实施例中，导电材料包含例如铜、铜合金或类似物。在一些实施例中，导电图案522a、导电图案522b的镀敷工艺与导电图案540a、导电图案540b的镀敷工艺共享同一晶种层。也就是说，晶种材料层512可用作用于电镀导电图案540a、导电图案540b和导电图案522a、导电图案522b两者的晶种层。因此，导电图案522a和导电图案522b不含晶种层。也就是说，导电图案522a与导电图案540a之间不存在晶种层且导电图案522b与导电图案540b之间的不存在晶种层。可通过例如刻蚀、灰化或其它合适的去除工艺去除/剥离光刻胶图案层PR3。在一些实施例中，导电图案522a定位在有源区AR中且导电图案522b定位在边界区BR中。
参看图1O和图1P，将不由导电图案540a、导电图案540b覆盖的晶种材料层512去除以形成晶种层512a、晶种层512b。晶种层512a定位在有源区AR中且晶种层512b定位在边界区BR中。在一些实施例中，晶种层512a包夹在第一导通孔CV1与导电图案540a之间。另一方面，晶种层512b包夹在第一介电层530与导电图案540b之间。此外，导电图案540a包夹在导电图案522a与晶种层512a之间，且导电图案540b包夹在导电图案522b与晶种层512b之间。晶种材料层512的暴露部分可通过刻蚀工艺去除。在一些实施例中，导电图案522a、导电图案522b、导电图案540a、导电图案540b的材料可不同于晶种材料层512的材料，因此晶种材料层512的暴露部分可通过选择性刻蚀去除。
在一些实施例中，定位在有源区AR中的导电图案540a和晶种层512a统称为第一布线图案RP1。在一些实施例中，定位在有源区AR中的导电图案522a可称为第二导通孔CV2。另一方面，导电图案522b、导电图案540b以及定位在边界区BR中的晶种层512b可统称为第二对准标记AM2。第二对准标记AM2从俯视图来看在大小、图案和/或定向上不同于第一对准标记AM1。在第二对准标记AM2从俯视图来看在大小、图案和/或定向上不同于第一对准标记AM1的实施例中，定位在不同水平高度上的第一对准标记AM1和第二对准标记AM2可由图像采集装置轻易且有效地识别，从而以促进随后执行的工艺的对准。在一些实施例中，第一布线图案RP1和第二导通孔CV2定位在有源区AR中。另一方面，第二对准标记AM2定位在边界区BR中。第一布线图案RP1可包含布线迹线用于沿水平面信号传输。第二导通孔CV2可将第一布线图案RP1与其它随后形成的元件电连接。另一方面，第二对准标记AM2可确保其它随后形成的元件精确地形成在指定位置上。在一些实施例中，第二对准标记AM2电性浮动。举例来说，第二对准标记AM2与第一布线图案RP1、第二导通孔CV2、第一对准标记AM1、第一导通孔CV1、导电结构200、管芯300的通孔350以及重布线结构100电绝缘。在一些实施例中，第二对准标记AM2与第一介电层530实体接触。举例来说，第二对准标记AM2的晶种层512b可直接与第一介电层530接触。在一些实施例中，第二对准标记AM2不与第一对准标记AM1交叠。举例来说，第二对准标记AM2沿垂直于管芯300的有源表面300c的方向的竖直投影不与第一对准标记AM1交叠。不同于第一对准标记AM1为双层结构，第二对准标记AM2可为三层结构。在一些实施例中，每一第一对准标记AM1包含堆叠在多个晶种层图案(晶种层510b)的顶部上的多个导电图案520b。如图1P中所示，导电图案520b彼此分隔开，且晶种层图案也彼此分隔开。另一方面，每一第一对准标记AM2包含堆叠在连续导电图案540b和连续晶种层512b的顶部上的多个导电图案522b。
如上文所提及，在导电图案540b上方的两个邻近的开口OP3之间的距离可小于在导电图案540a上方的两个邻近的开口OP3之间的距离。由于第二导通孔CV2和第二对准标记AM2由将导电材料填充到开口OP3中形成，所以第二导通孔CV2和第二对准标记AM2可具有对应于开口OP3的轮廓的形状。举例来说，多个第二导通孔CV2中的每一个从俯视图来看可为块状图案，而多个第二对准标记AM2中的每一个从俯视图来看可为栅格图案。也就是说，一个第二导电通孔CV2包含一个导电图案522a，而一个第二对准标记AM2包含多个导电图案522b。应注意，第二对准标记AM2也可适配图2A到图2D中所示的配置。
参看图1Q，介电材料层532a形成在第一介电层530、第一导通孔CV1以及第一对准标记AM1上方以包封第一布线图案RP1、第二导通孔CV2以及第二对准标记AM2。换句话说，第一布线图案RP1、第二导通孔CV2以及第二对准标记AM2不显露且由介电材料层532a很好地保护。介电材料层532a可类似于介电材料层530a，因此在本文中省略其详细描述。
参看图1Q和图1R，将介电材料层532a的一部分去除以形成暴露第二导通孔CV2的顶部表面TCV2和第二对准标记AM2的顶部表面TAM2的第二介电层530。举例来说，可研磨介电材料层532a直到暴露第二导通孔CV2的顶部表面TCV2和第二对准标记AM2的顶部表面TAM2。在一些实施例中，介电材料层532a由化学机械抛光(CMP)工艺来研磨。如图1R中所示，第二介电层532堆叠在第一介电层530上方。
在一些实施例中，研磨介电材料层532a使得第一介电层532的顶部表面T532与第二导通孔CV2的顶部表面TCV2和第二对准标记AM2的顶部表面TAM2实质上共面。举例来说，第二导通孔CV2的顶部表面TCV2与导电图案522b的顶部表面实质上共面。在一些替代实施例中，由于不同材料之间的研磨选择率，在第二介电层532的顶部表面T532与第二导通孔CV2的顶部表面TCV2之间以及在第二介电层532的顶部表面T532与第二对准标记AM2的顶部表面TAM2之间可看到高度差。在第二介电层532由回磨方法形成的一些实施例中，高度差可忽略不计。举例来说，第二介电层532的顶部表面T532与第二导通孔CV2的顶部表面TCV2之间的距离(高度差)小于0.6微米。类似地，第二介电层532的顶部表面T532与第二对准标记AM2的顶部表面TAM2之间的距离(高度差)也可小于0.6微米。
在一些实施例中，在暴露第二导通孔CV2的顶部表面TCV2和第二对准标记AM2的顶部表面TAM2之后，将这些表面进一步研磨以形成平滑剖面。举例来说，第二导通孔CV2的顶部表面TCV2的表面粗糙度(Ra)在0.04微米与0.09微米之间的范围。类似地，第二对准标记AM2的顶部表面TAM2的表面粗糙度(Ra)也在0.04微米与0.09微米之间的范围。由于第二对准标记AM2具有平滑的顶部表面TAM2，且第二对准标记AM2的顶部表面TAM2与邻近于其的第一介电层532的顶部表面T532实质上共面，在暴露/对准工艺过程中，可由机器获得第二对准标记AM2的更好的分辨率。因而，随后形成的元件可准确地形成在指定位置上，从而提高InFO封装件10的可靠性。
在一些实施例中，第一布线图案RP1、第二导通孔CV2、第二对准标记AM2以及第二介电层532可构成随后形成的重布线结构500的第二子层(绘示在图1T中)。在一些实施例中，第二子层形成在第一子层上方。第二介电层532缠绕在第一布线图案RP1、第二导通孔CV2以及第二对准标记AM2周围。也就是说，第一布线图案RP1、第二导通孔CV2以及第二对准标记AM2嵌入在第二介电层532中。在一些实施例中，第二导通孔CV2安置在第一布线图案RP1上。在一些实施例中，第一布线图案RP1包夹在第一导通孔CV1与第二导通孔CV2之间。在一些实施例中，第二导通孔CV2不含晶种层。
参看图1R，由于第二介电层532缠绕在第二对准标记AM2的侧壁周围，第二介电层532能够保护第二对准标记AM2的侧壁免于受后续工艺(即，刻蚀工艺或类似工艺)而损伤。也就是说，在一些实施例中，多个第二对准标记AM2中的每一个具有实质上平直侧壁。举例来说，在第二对准标记AM2的侧壁与沿平行于第二对准标记AM2的顶部表面TAM2延伸的虚拟线之间形成的夹角可在85°与90°之间的范围内。
参看图1S，多个第二布线图案RP2和多个第三对准标记AM3分别形成在第二导通孔CV2和第二介电层532上。多个第二布线图案RP2中的每一个包含晶种层514a和导电图案542a。多个第三对准标记AM3中的每一个包含晶种层542b和导电图案514b。在一些实施例中，第二布线图案RP2可由与第一布线图案RP1或第一导通孔CV1类似的方法形成，且第三对准标记AM3可由与第一对准标记AM1类似的方法形成。因此，在本文中省略第二布线图案RP2和第三对准标记AM3的详细描述。在一些实施例中，可通过使用第二对准标记AM2作为对准工具确保第二布线图案RP2和第三对准标记AM3的位置的精确度。第三对准标记AM3从俯视图来看在大小、图案和/或定向上不同于第一对准标记AM1和第二对准标记AM2。在第一对准标记AM1、第二对准标记AM2以及第三对准标记AM3从俯视图来看在大小、图案和/或定向上彼此不同的实施例中，定位在不同水平高度上的第一对准标记AM1、第二对准标记AM2以及第三对准标记AM3可由图像采集装置轻易且有效地识别，从而以促进随后执行的工艺的对准。在一些实施例中，第二布线图案RP2定位在有源区AR中，且第三对准标记AM3定位在边界区BR中。第二布线图案RP2可包含布线迹线用于沿水平面信号传输。另一方面，第三对准标记AM3可确保其它随后形成的元件精确地形成在指定位置上。类似于第一对准标记AM1和第二对准标记AM2，第三对准标记AM3可电性浮动且可包含栅格图案。举例来说，多个第三对准标记AM3中的每一个由多个导电图案542b构成。应注意，第三对准标记AM3也可适配图2A到图2D中所示的配置。
参看图1T，第三介电层534形成在第二子层上方。举例来说，第三介电层534堆叠在第二介电层532上。第三介电层534具有多个开口OP4。在一些实施例中，可通过使用第三对准标记AM3作为对准工具来确保开口OP4的位置的精确度。在一些实施例中，开口OP4部分暴露第二布线图案RP2的导电图案542a且完全暴露第三对准标记AM3。然而，本公开不限于此。在一些替代实施例中，第三介电层534可完全覆盖第三对准标记AM3。第三介电层534可由以下步骤形成。首先，介电材料层(未绘示)形成在第二介电层532上方以覆盖第二布线图案RP2和第三对准标记AM3。在一些实施例中，介电材料层的材料包含聚酰亚胺、环氧树脂、丙烯酸树脂、酚醛树脂、BCB、PBO或任何其它合适的聚合物类介电材料。介电材料层可由例如旋涂式涂布法、化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)或类似技术的合适制造技术形成。其后，介电材料层可通过光刻工艺和刻蚀工艺图案化以形成具有开口OP4的第三介电层534。
参看图1U，多个第三布线图案RP3形成在第二布线图案RP2上以获得重布线结构500。在一些实施例中，第三布线图案RP3包含晶种层516a和多个导电图案544a。在一些实施例中，第三布线图案RP3定位在有源区AR中。第三布线图案RP3可由以下步骤形成。首先，第一掩模图案(未绘示)可用以覆盖/保护第三对准标记AM3。随后，延伸到开口OP4中的晶种材料层(未绘示)可形成在第三介电层534上方。举例来说，可通过溅镀工艺、物理气相沉积(PVD)工艺或类似工艺形成晶种层材料。在一些实施例中，晶种层材料可包含例如铜、钛铜合金或其它合适的材料选择。第二掩模图案(未绘示)接着可形成在晶种材料层上。第二掩模图案具有开口以暴露位于开口OP4的内部的晶种材料层。在一些实施例中，第二掩模图案的开口还暴露开口OP4附近的晶种材料层的部分。其后，通过电镀或沉积将导电材料(未绘示)填充到第二掩模的开口和第三介电层534的开口OP4中。接着，将第一掩模图案和第二掩模图案和在第二掩模图案下面的晶种材料层去除以获得第三布线图案RP3。
在一些实施例中，第二布线图案RP2、第三布线图案RP3、第三对准标记AM3以及第三介电层534可视为重布线结构500的第三子层。在一些实施例中，第三布线图案RP3可包含多个垫。在一些实施例中，上述垫包含多个球下金属(under-ball metallurgy；UBM)图案用于球安装。
如图1U中所示，重布线结构500包含第一介电层530、第二介电层532、第三介电层534、第一导通孔CV1、第二导通孔CV2、第一布线图案RP1、第二布线图案RP2、第三布线图案RP3、第一对准标记AM1、第二对准标记AM2以及第三对准标记AM3。第一导通孔CV1和第一对准标记AM1嵌入在第一介电层530中。第二导通孔CV2、第一布线图案RP1以及第二对准标记AM2嵌入在第二介电层532中。第二布线图案RP2嵌入在第三介电层534中，而第三布线图案RP3部分嵌入在第三介电层534中。多个第一导通孔CV1的一部分与导电结构200和第一布线图案RP1实体接触。多个第一导通孔CV1的另一部分与管芯300的通孔350和第一布线图案RP1实体接触。也就是说，第一导通孔CV1电连接导电结构200、管芯300以及第一布线图案RP1。第二导通孔CV2与第一布线图案RP1和第二布线图案RP2实体接触。也就是说，第二导通孔电互连第一布线图案RP1和第二布线图案RP2。第二布线图案RP2与第二导通孔CV2和第三布线图案RP3实体接触。也就是说，第二布线图案RP2电连接到第二导通孔CV2和第三布线图案RP3。
在一些实施例中，重布线结构500称为前侧重布线结构。应注意，尽管在图1U中重布线结构500示出为具有的三个子层，但本公开不限于此。在一些替代实施例中，重布线结构500取决于电路设计可由更多或更少层的子层构成。
参看图1V，在形成重布线结构500之后，多个导电端子600放置在重布线结构500的第三布线图案RP3(UBM图案)上。在一些实施例中，导电端子600电连接到重布线结构500。在一些实施例中，导电端子600包含焊料球。在一些实施例中，导电端子600可通过球放置工艺放置在UBM图案上。
参看图1V和图1W，在导电端子600形成在重布线结构500上之后，重布线结构100与剥离层DB和载体100分隔开。在一些实施例中，可由UV激光照射剥离层(例如，LTHC释放层)以使得可剥离载体C和剥离层DB。尽管如此，剥离工艺(de-bonding process)不限于此。在一些替代实施例中可使用其它合适的去载体方法。在去除剥离层DB和载体C之后，结构倒置翻转且放置在载带TP上。
参看图1X，多个开口OP5形成在介电层104中以部分暴露重布线导电层102。在一些实施例中，当存在多个重布线导电层102时，开口OP5暴露最下面的重布线导电层102。在一些实施例中，开口OP5由激光钻孔工艺、机械钻孔工艺、光刻工艺或其它合适的工艺形成。其后，多个导电端子700形成在重布线结构100上方。在一些实施例中，导电端子700的至少部分延伸到开口OP5中以与重布线导电层102接触，从而形成与重布线结构100的电连接。在一些实施例中，导电端子700通过助焊剂(未绘示)附接到重布线导电层102上。在一些实施例中，导电端子700为例如焊料球。在一些实施例中，导电端子700可由球放置工艺和/或回焊工艺安置在重布线导电层102上。
参看图1X和图1Y，切割或单体化图1X中所示的结构。其后，从载带TP去除切割结构以形成多个InFO封装件10。在一些实施例中，切割工艺或单体化工艺通常包括用旋转刀片或激光束切割。换句话说，切割或单体化工艺是例如激光切割工艺、机械切割工艺或其它合适的工艺。
图4为示出叠层封装(PoP)结构1000的示意性横截面视图。参看图4，在一些实施例中，图1Y中获得的InFO封装件10可具有双面端设计以容纳其它电子组件。举例来说，第二封装件20'可堆叠在InFO封装件10上。第二封装件20'是例如IC封装件。第二封装件20'通过导电端子700电连接到InFO封装件10。在一些实施例中，在第二封装件20'堆叠在InFO封装件10上之后，进一步执行回焊工艺以增强InFO封装件10与第二封装件20'之间的粘附力。应注意，图4仅用作示例性图示，且本公开不限于此。在一些替代实施例中，例如集成扇出型(InFO)封装件、存储器装置、球栅阵列(ball grid array；BGA)或晶片等其它电子装置可堆叠在InFO封装件10而不是第二封装件20'上方。
图5为示出根据本公开的一些替代实施例的InFO封装件20的横截面视图。参看图5，InFO封装件20类似于图1Y中所示的InFO封装件10，因此在本文中省略其详细描述。然而，在InFO封装件20的制造工艺过程中，对准标记形成在切割道内。因此，在单体化工艺之后，对准标记将从InFO封装件20中切除。
图6A到图6I为示出根据本公开的一些替代实施例的InFO封装件30的制造工艺的中间阶段的示意性横截面视图。在一些实施例中，除了更改形成重布线结构500的步骤之外，InFO封装件30可通过执行类似于图1A到图1Y中所示的步骤的工艺来制造。也就是说，图1F到图1U中所示的步骤可由图6A到图6H中所示的步骤替换。
参看图6A，可以执行图1A到图1E中所示的步骤。其后，光刻胶层PR1'形成在晶种材料层510上方。在一些实施例中，可通过旋转涂布或其它合适的形成方法形成光刻胶层PR1。如图6A中所示，光刻胶层PR1'具有暴露晶种材料层510的至少一部分的多个开口OP1'。在一些实施例中，开口OP1'定位在边界区BR中。另一方面，有源区AR不含开口OP1'。
参看图6A和图6B，多个导电图案520b形成在晶种材料层510上。在一些实施例中，将导电材料(未绘示)填充到光刻胶层PR1'的开口OP1'中。其后，将光刻胶层PR1去除以获得定位在边界区BR中的导电图案520b。在去除光刻胶层PR1'后，暴露出晶种材料层510的未由导电图案520b覆盖的部分。在一些实施例中，导电材料可由镀敷工艺形成。举例来说，镀敷工艺为电镀、无电镀、浸镀或类似工艺。在一些实施例中，导电材料包含例如铜、铜合金或类似物。可通过例如刻蚀、灰化或其它合适的去除工艺来去除/剥离光刻胶图案层PR1'。
参看图6B和图6C，将不由导电图案520b覆盖的晶种材料层510去除以形成晶种层510b。也就是说，将在光刻胶层PR1'下面的晶种材料层510去除。晶种材料层510的暴露部分可通过刻蚀工艺去除。在一些实施例中，导电图案520b的材料可不同于晶种材料层510的材料，因此晶种材料层510的暴露部分可通过选择性刻蚀去除。在一些实施例中，晶种层510b可包含多个晶种层图案。如图6C中所示，晶种层图案沿垂直于管芯300的有源表面300c的方向与导电图案520b对准。举例来说，每一晶种层图案的侧壁与每一导电图案520b的侧壁对准。
在一些实施例中，定位在边界区BR中的导电图案520b和晶种层510b可统称为第一对准标记AM1。第一对准标记AM1可确保其它随后形成的元件精确地形成在指定位置上。在一些实施例中，第一对准标记AM1电性浮动。举例来说，第一对准标记AM1与导电结构200、管芯300的通孔350以及重布线结构100电绝缘。在一些实施例中，第一对准标记AM1与包封体400实体接触。举例来说，第一对准标记AM1的晶种层510b可直接与包封体400接触。在一些实施例中，多个第一对准标记AM1中的每一个从俯视图来看可为栅格图案。也就是说，一个第一对准标记AM1包含多个导电图案520b。
参看图6D，介电材料层530a形成在包封体400、导电结构200以及管芯300上方，以包封第一对准标记AM1。换句话说，第一对准标记AM1不显露且由介电材料层530a很好地保护。在一些实施例中，介电材料层530a的材料包含聚酰亚胺、环氧树脂、丙烯酸树脂、酚醛树脂、BCB、PBO或任何其它合适的聚合物类介电材料。介电材料层530a可由例如旋涂式涂布法、化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)或类似技术的合适制造技术形成。
参看图6D和图6E，将介电材料层530a的一部分去除以形成暴露第一对准标记AM1的顶部表面TAM1的第一介电层530。举例来说，可研磨介电材料层530a直到暴露第一对准标记AM1的顶部表面TAM1。在一些实施例中，介电材料层530a由化学机械抛光(CMP)工艺来研磨。
在一些实施例中，研磨介电材料层530a使得第一介电层530的顶部表面T530与第一对准标记AM1的顶部表面TAM1实质上共面。然而，本公开不限于此。在一些替代实施例中，第一介电层530的顶部表面T530可定位在不同于第一对准标记AM1的顶部表面TAM1的水平高度处。尽管如此，高度差可忽略不计。在一些实施例中，在暴露第一对准标记AM1的顶部表面TAM1之后，将这些表面进一步研磨以形成平滑剖面。由于第一对准标记AM1具有平滑的顶部表面TAM1，且第一对准标记AM1的顶部表面TAM1与邻近于其的第一介电层530的顶部表面T530实质上共面，在暴露/对准工艺过程中，可由机器获得第一对准标记AM1的更好的分辨率。因而，随后形成的元件可准确地形成在指定位置上，从而提高InFO封装件30的可靠性。
参看图6F，将第一介电层530图案化以形成有源区AR中的多个开口OP2'。在一些实施例中，开口OP2'暴露位于第一介电层530下面的导电结构200和管芯300的通孔350。换句话说，开口OP2'的位置对应于导电结构200和通孔350的位置。在一些实施例中，边界区BR不含开口OP2'。在一些实施例中，可通过使用第一对准标记AM1作为对准工具来确保开口OP2'的位置的精确度。可通过光刻工艺和刻蚀工艺将第一介电层530图案化。
参看图6G，多个第一布线图案RP1'形成在第一介电层530上方。在一些实施例中，第一布线图案RP1'延伸到开口OP2'中以与导电结构200和管芯300的通孔350直接接触。在一些实施例中，每一第一布线图案RP1'包含晶种层510c和导电图案520c。在一些实施例中，第一布线图案RP1'可由以下方式形成。首先，晶种材料层(未绘示)可形成在第一介电层530上方。晶种材料层以共形方式形成，使得晶种材料层延伸到第一介电层530的开口OP2'中以覆盖开口OP2'的底部表面和侧壁。举例来说，可通过溅镀工艺、物理气相沉积(PVD)工艺或类似工艺形成晶种层材料。在一些实施例中，晶种层材料可包含例如铜、钛铜合金或其它合适的材料选择。
其后，光刻胶图案层(未绘示)形成在晶种材料层上方。在一些实施例中，光刻胶图案层暴露定位在开口OP2'中的晶种材料层，且暴露定位在第一介电层530上且围绕开口OP2'的晶种材料层的至少一部分。随后，使用光刻胶图案层作为掩模，将导电材料(未绘示)沉积到暴露的晶种材料层上以形成导电图案520c。在一些实施例中，导电材料可由镀敷工艺形成。举例来说，镀敷工艺为电镀、无电镀、浸镀或类似工艺。在一些实施例中，导电材料包含例如铜、铜合金或类似物。在形成导电图案520c之后，将光刻胶图案层去除以暴露不由导电图案520c覆盖的晶种材料层的部分。接着将不由导电图案520c覆盖的晶种材料层的部分去除以获得第一布线图案RP1'的晶种层510c。如图6A到图6G中所示，第一对准标记AM1在形成第一布线图案RP1'之前形成。
参看图6H，可重复类似于图1L到图1R(除了没有形成第一布线图案RP1和第二导通孔CV2)和图6A到图6G中绘示的步骤的工艺，以获得第二布线图案RP2'、第二对准标记AM2以及第二介电层532。类似于第一布线图案RP1'，每一第二布线图案RP2'也包含晶种层514c和导电图案542c。在一些实施例中，类似于图1S到图1U(除了没有形成第二布线图案RP2)绘示的步骤的工艺可用以形成第三布线图案RP3、第三对准标记AM3以及第三介电层534。在一些实施例中，每一第三布线图案RP3包含晶种层516a和导电图案544a。在一些实施例中，第一布线图案RP1'、第二布线图案RP2以及第三布线图案RP3彼此电连接。在一些实施例中，第一布线图案RP1'、第二布线图案RP2'以及第三布线图案RP3也电连接到导电结构200和管芯300的通孔350。在一些实施例中，第二布线图案RP2'直接与第一布线图案RP1'接触，且第三布线图案RP3直接与第二布线图案RP2'接触。如图6H中所示，第一布线图案RP1'的一部分嵌入在第一介电层530中，且第一布线图案RP1'的另一部分嵌入在第二介电层532中。类似地，第二布线图案RP2'的一部分嵌入在第二介电层532中，且第二布线图案RP2'的另一部分嵌入在第三介电层543中。
参看图6I，可以执行类似于图1V到图1Y中绘示的步骤的工艺以获得InFO封装件30。
图7A到图7D为示出根据本公开的其它实施例的InFO封装件的制造工艺的中间阶段的示意性横截面视图。在执行图1A到图1D中所示的步骤之后，可以执行图7A到图7D中所示的工艺。
参看图7A，将第一介电层530图案化以形成有源区AR中的多个开口OP2'。在一些实施例中，开口OP2'暴露位于第一介电层530下面的导电结构200和管芯300的通孔350。换句话说，开口OP2'的位置对应于导电结构200和通孔350的位置。在一些实施例中，边界区BR不含开口OP2'。可通过光刻工艺和刻蚀工艺将第一介电层530图案化。
参看图7B，多个第一布线图案RP1'和第一对准标记AM1形成在第一介电层530上方。在一些实施例中，第一布线图案RP1'延伸到开口OP2'中以与导电结构200和管芯300的通孔350直接接触。在一些实施例中，每一第一布线图案RP1'包含晶种层510c和导电图案520c。第一对准标记AM1位于第一介电层530上。在一些实施例中，第一对准标记AM1与导电结构200、第一布线图案RP1'以及管芯300的通孔350电绝缘。举例来说，第一对准标记AM1由第一介电层530与导电结构200、第一布线图案RP1'以及管芯300的通孔350分隔开。在一些实施例中，第一对准标记AM1可电性浮动。在一些实施例中，第一布线图案RP1'可由以下方式形成。首先，晶种材料层(未绘示)可形成在第一介电层530上方。晶种材料层以共形方式形成，使得晶种材料层延伸到第一介电层530的开口OP2'中以覆盖开口OP2'的底部表面和侧壁。举例来说，可通过溅镀工艺、物理气相沉积(PVD)工艺或类似工艺形成晶种层材料。在一些实施例中，晶种层材料可包含例如铜、钛铜合金或其它合适的材料选择。
其后，光刻胶图案层(未绘示)形成在晶种材料层上方。在一些实施例中，光刻胶图案层暴露定位在开口OP2'中的晶种材料层，且暴露定位在第一介电层530上且围绕开口OP2'的晶种材料层的至少一部分。随后，使用光刻胶图案层作为掩模，将导电材料(未绘示)沉积到暴露的晶种材料层上以形成导电图案520c。在一些实施例中，导电材料可由镀敷工艺形成。举例来说，镀敷工艺为电镀、无电镀、浸镀或类似工艺。在一些实施例中，导电材料包含例如铜、铜合金或类似物。在形成导电图案520c之后，将光刻胶图案层去除以暴露出不由导电图案520c覆盖的晶种材料层的部分。接着将不由导电图案520c覆盖的晶种材料层的部分去除以获得第一布线图案RP1'的晶种层510c。如图7A到图7B中所示，同时形成第一对准标记AM1和第一布线图案RP1'。
参看图7C，可重复类似于图7A和图7B中绘示的工艺以获得第二布线图案RP2'、第二对准标记AM2以及第二介电层532。类似于第一布线图案RP1'，每一第二布线图案RP2'也包含晶种层514c和导电图案542c。在一些实施例中，类似于图7A和图7B中绘示的工艺可用以形成第三布线图案RP3、第三对准标记AM3以及第三介电层534。在一些实施例中，每一第三布线图案RP3包含晶种层516a和导电图案544a。在一些实施例中，第一布线图案RP1'、第二布线图案RP2以及第三布线图案RP3彼此电连接。在一些实施例中，第一布线图案RP1'、第二布线图案RP2'以及第三布线图案RP3也电连接到导电结构200和管芯300的通孔350。在一些实施例中，第二布线图案RP2'直接与第一布线图案RP1'接触，且第三布线图案RP3直接与第二布线图案RP2'接触。如图7C中所示，第一布线图案RP1'的一部分嵌入在第一介电层530中，且第一布线图案RP1'的另一部分嵌入在第二介电层532中。类似地，第二布线图案RP2'的一部分嵌入在第二介电层532中，且第二布线图案RP2'的另一部分嵌入在第三介电层543中。
参看图7D，可以执行类似于图1V到图1Y中绘示的步骤的工艺以获得图7D中所示的InFO封装件。如图7C和图7D中所示，沿切割道延伸的沟槽可形成在第一介电层530和第二介电层532中。
根据本公开的一些实施例，集成扇出型(InFO)封装件包含包封体、管芯、多个导电结构以及重布线结构。管芯和导电结构由包封体包封。导电结构包围管芯。重布线结构安置在包封体上。重布线结构包含多个布线图案、多个导通孔以及多个对准标记。导通孔内连布线图案。对准标记中的至少一个为与包封体实体接触。
根据本公开的一些实施例，集成扇出型(InFO)封装件包含包封体、管芯、多个导电结构以及重布线结构。管芯和导电结构由包封体包封。导电结构包围管芯。重布线结构安置在包封体上。重布线结构包含第一介电层、第二介电层、第一对准标记以及第二对准标记。第二介电层堆叠在第一介电层上。第一对准标记嵌入在第一介电层中，且第二对准标记嵌入在第二介电层中。第一对准标记包含第一晶种层和多个第一导电图案。第一导电图案堆叠在第一晶种层上。第二对准标记包含第二晶种层、第二导电图案以及多个第三导电图案。第二导电图案包夹在第二晶种层与第三导电图案之间。
根据本公开的一些实施例，集成扇出型(InFO)封装件的制造方法包含至少以下步骤。提供载体。管芯和多个导电结构形成在载体上方。多个导电结构包围管芯。管芯和多个导电结构由包封体包封。重布线结构形成在包封体上方。重布线结构包含与包封体实体接触的第一对准标记。
根据一些实施例，一种集成扇出型封装件，包括包封体、半导体管芯以及重布线结构。半导体管芯由包封体包封。重布线结构安置在半导体管芯以及包封体上方，重布线结构包括多个布线图案、多个导通孔以及多个对准标记，多个导通孔内连多个布线图案，且多个对准标记中的至少一个包括多个群组。多个群组当中的第一群组包含彼此平行布置且彼此分隔开的多个第一栅格图案，多个群组当中的第二群组包含彼此平行布置且彼此分隔开的多个第二栅格图案，且多个第一栅格图案的第一延伸方向不同于多个第二栅格图案的第二延伸方向。在实施例中，多个对准标记中的每一个包括方形栅格图案。在实施例中，多个对准标记为电性浮动。在实施例中，多个第一栅格图案的第一延伸方向为实质上垂直于多个第二栅格图案的第二延伸方向。在实施例中，多个群组当中的第三群组包含彼此平行布置且彼此分隔开的多个第三栅格图案，多个群组当中的第四群组包含彼此平行布置且彼此分隔开的多个第四栅格图案，多个第三栅格图案沿第一延伸方向延伸，且多个第四栅格图案沿第二延伸方向延伸。在实施例中，多个第一栅格图案以及多个第二栅格图案水平地延伸，且多个第三栅格图案以及多个第四栅格图案竖直地延伸。在实施例中，多个第一栅格图案、多个第二栅格图案、多个第三栅格图案以及多个第四栅格图案斜向地延伸。
根据一些实施例，一种集成扇出型封装件，包括包封体、半导体管芯以及重布线结构。半导体管芯由包封体包封。重布线结构安置在包封体上方。重布线结构包括第一介电层、第二介电层、第一对准标记以及第二对准标记。第二介电层堆叠在第一介电层上。第一对准标记安置在第一介电层上。第二对准标记安置在第二介电层上，第一对准标记以及第二对准标记中的每一个分别包括多个群组。多个群组当中的第一群组包含彼此平行布置且彼此分隔开的多个第一栅格图案，多个群组当中的第二群组包含彼此平行布置且彼此分隔开的多个第二栅格图案，且第一对准标记在大小、图案和/或定向上不同于第二对准标记。在实施例中，多个第一栅格图案的第一延伸方向不同于多个第二栅格图案的第二延伸方向。在实施例中，多个第一栅格图案的第一延伸方向实质上垂直于多个第二栅格图案的第二延伸方向。在实施例中，第一对准标记以及第二对准标记为电性浮动。在实施例中，多个群组当中的第三群组包含彼此平行布置且彼此分隔开的多个第三栅格图案，多个群组当中的第四群组包含彼此平行布置且彼此分隔开的多个第四栅格图案，多个第三栅格图案沿第一延伸方向延伸，且多个第四栅格图案沿第二延伸方向延伸。在实施例中，多个第一栅格图案以及多个第二栅格图案水平地延伸，且多个第三栅格图案以及多个第四栅格图案竖直地延伸。在实施例中，多个第一栅格图案、多个第二栅格图案、多个第三栅格图案以及多个第四栅格图案斜向地延伸。在实施例中，集成扇出型封装件更包括在重布线结构上方的多个导电端子，其中多个导电端子电连接到重布线结构。
根据一些实施例，一种集成扇出型封装件的制造方法，包括：在载体上方形成管芯以及多个导电结构，其中多个导电结构包围半导体管芯；由包封体包封管芯以及多个导电结构；以及在包封体上方形成重布线结构，其中重布线结构包括多个对准标记，且多个对准标记中的至少一个包括多个群组，其中多个群组当中的第一群组包含彼此平行布置且彼此分隔开的多个第一栅格图案，多个群组当中的第二群组包含彼此平行布置且彼此分隔开的多个第二栅格图案，且多个第一栅格图案的第一延伸方向不同于多个第二栅格图案的第二延伸方向。在实施例中，重布线结构包括与包封体实体接触的第一对准标记，且形成重布线结构的步骤包括：在包封体、管芯以及多个导电结构上方形成第一子层，包括：在包封体、管芯以及多个导电结构上方形成第一晶种材料层；在第一晶种材料层上方形成第一光刻胶层，其中第一光刻胶层包括暴露第一晶种材料层的至少一部分的多个第一开口；将第一导电材料填充到第一光刻胶层的多个第一开口中以形成多个第一导电图案；去除第一光刻胶层以及在第一光刻胶层下面的第一晶种材料层的多个部分以形成多个第一导通孔以及第一对准标记；在包封体、管芯以及多个导电结构上方形成第一介电材料层以包封多个第一导通孔以及第一对准标记；以及去除第一介电材料层的一部分以形成第一介电层，第一介电层暴露多个第一导通孔的顶部表面以及第一对准标记的顶部表面。在实施例中，第一介电层的顶部表面与多个第一导通孔的顶部表面以及第一对准标记的顶部表面实质上共面。在实施例中，形成重布线结构的步骤更包括：在第一子层上方形成第二子层，包括：在第一子层上方形成第二晶种材料层；在第二晶种材料层上方形成第二光刻胶层，其中第二光刻胶层包括暴露第二晶种材料层的至少一部分的多个第二开口；将第二导电材料填充到第二光刻胶层的多个第二开口中以形成多个第二导电图案；去除第二光刻胶层；在第二晶种材料层以及多个第二导电图案上方形成第三光刻胶层，其中第三光刻胶层包括暴露多个第二导电图案的至少一部分的多个第三开口；将第三导电材料填充到第三光刻胶层的多个第三开口中以形成多个第三导电图案；去除第三光刻胶层以及由多个第二导电图案暴露的第二晶种材料层的部分以形成多个布线图案、多个第二导通孔以及第二对准标记，其中多个第二导通孔安置在多个布线图案上；在第一子层上方形成第二介电材料层以包封多个布线图案、多个第二导通孔以及第二对准标记；以及去除第二介电材料层的一部分以形成第二介电层，第二介电层暴露多个第二导通孔的顶部表面以及第二对准标记的顶部表面。在实施例中，第二介电层的顶部表面与多个第二导通孔的顶部表面以及第二对准标记的顶部表面实质上共面。
前文概述若干实施例的特征以使得本领域的技术人员可更好地理解本公开的各方面。本领域的技术人员应理解，其可容易地将本公开用作设计或修改用于实现本文引入的实施例的相同目的和/或达成相同优势的其它工艺和结构的基础。本领域的技术人员还应认识到，此类等效构造并不脱离本公开的精神和范围，且本领域的技术人员可在不脱离本公开的精神和范围的情况下在本文中做出各种改变、替代和更改。

Claims (1)

1.一种集成扇出型封装件，包括：
包封体；
半导体管芯，由所述包封体包封；
重布线结构，安置在所述半导体管芯以及所述包封体上方，所述重布线结构包括多个布线图案、多个导通孔以及多个对准标记，所述多个导通孔内连所述多个布线图案，且所述多个对准标记中的至少一个包括多个群组，
其中所述多个群组当中的第一群组包含彼此平行布置且彼此分隔开的多个第一栅格图案，所述多个群组当中的第二群组包含彼此平行布置且彼此分隔开的多个第二栅格图案，且所述多个第一栅格图案的第一延伸方向不同于所述多个第二栅格图案的第二延伸方向。
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