JP6984183B2 - 半導体パッケージ、半導体装置および半導体装置の製造方法 - Google Patents

半導体パッケージ、半導体装置および半導体装置の製造方法 Download PDF

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Description

本発明は、半導体パッケージ、半導体装置および半導体装置の製造方法に関する。
従来、半導体チップを有する半導体パッケージに突起部を設けた半導体装置が知られている（例えば、特許文献１−３参照）。
特許文献１ 特開平７−２４９７０７号公報
特許文献２ 特開２００６−２１０９５６号公報
特許文献３ 特開平３−１４７３５３号公報
しかしながら、従来の半導体装置では、フロー工程によって半導体パッケージを基板に表面実装する際、はんだが半導体パッケージと実装基板との間に上手く入らず、はんだ付け不良となる場合がある。
本発明の第１の態様においては、半導体チップを含む半導体パッケージであって、パッケージ本体と、パッケージ本体の底面において露出した複数の電極と、パッケージ本体の底面から、複数の電極より突出した突起部とを備える半導体パッケージを提供する。突起部は、複数の電極のうち、最も間隔の狭い２つの電極が配列された第１方向と異なる第２方向において、当該２つの電極と重ならないように配置されてよい。
半導体パッケージは、複数の突起部を備えてよい。複数の突起部は、第２方向において、２つの電極と重ならないように配置されてよい。
複数の電極は、第２方向において突起部と重なる第１電極と、第１電極よりも露出面積が小さく、第２方向において突起部と重ならない第２電極とを有してよい。
突起部は、パッケージ本体の底面の角に配置された第１突起部と、第１電極と第２電極との間に配置された第２突起部とを有してよい。
半導体パッケージは、第１方向に配列された複数の第２電極を備えてよい。第２突起部の第１方向における幅が、複数の第２電極の第１方向における間隔と同一であってよい。
第２突起部の第１方向における幅が、第１突起部の第１方向における幅よりも大きくてよい。
第２突起部の第２方向における幅は、第２突起部の第１方向における幅よりも大きくてよい。
第２方向における第１電極と第２突起部との間の距離Ｌ１は、第２方向における第２電極と第２突起部との間の距離Ｌ２よりも小さくてよい。
第２方向における第１電極と第２突起部との間の距離Ｌ１は、第２方向における第２電極と第２突起部との間の距離Ｌ２よりも大きくてよい。
突起部の先端が丸みを有してよい。
突起部の平面形状が丸みを有してよい。
本発明の第２の態様においては、半導体パッケージが取り付けられた実装基板と、実装基板と半導体パッケージとの間に設けられたはんだとを備える半導体装置を提供する。
本発明の第３の態様においては、パッケージ本体と、パッケージ本体の底面において露出した複数の電極と、複数の電極のうち、最も間隔の狭い２つの電極が配列された第１方向と異なる第２方向において、当該２つの電極と重ならないように配置され、複数の電極より突出した突起部とを備える半導体パッケージを用意する段階と、半導体パッケージと実装基板とを仮止めする段階と、半導体パッケージと実装基板との間にはんだを流す段階とを備える半導体装置の製造方法を提供する。
はんだを流す段階において、半導体パッケージが第２方向に移動してよい。
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
実施例１に係る半導体装置１００を説明するための図である。 実施例１に係る半導体装置１００の断面図の一例である。 実施例２に係る半導体パッケージ１０の構成の一例を示す。 実施例３に係る半導体パッケージ１０の構成の一例を示す。 実施例４に係る半導体パッケージ１０の構成の一例を示す。 実施例５に係る半導体パッケージ１０の構成の一例を示す。 実施例６に係る半導体パッケージ１０の構成の一例を示す。 半導体装置１００の製造方法の一例を示すフローチャートである。 比較例１に係る半導体装置５００を説明するための図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
［実施例１］
図１は、実施例１に係る半導体装置１００を説明するための図である。半導体装置１００は、半導体パッケージ１０および実装基板２０を備える。図１は、半導体パッケージ１０と実装基板２０とをはんだ付けするためのフロー工程を示している。
半導体パッケージ１０は、ＭＯＳＦＥＴやＩＧＢＴ等の半導体チップを含み、樹脂等でパッケージ化されている。一例において、半導体パッケージ１０は、ノンリードタイプの表面実装パッケージである。半導体パッケージ１０は、パッケージ本体１５と、第１電極３１と、第２電極３２と、突起部４０とを備える。半導体パッケージ１０は、第１電極３１および第２電極３２をそれぞれ複数備えてもよい。また、パッケージ本体１５は、底面に突起部４０を有する。パッケージ本体１５の底面とは、パッケージ本体１５が実装基板２０に実装される側の面を指す。本明細書では、Ｚ軸方向の負側をパッケージ本体１５の底面側とする。
実装基板２０は、半導体パッケージ１０を実装するための基板である。実装基板２０には、接着剤５０で半導体パッケージ１０が仮止めされた後、はんだ６０で半導体パッケージ１０が取り付けられる。例えば、第１電極３１および第２電極３２は、実装基板２０の予め定められた位置に対向するように仮止めされ、はんだ６０で実装基板２０に接続される。
第１電極３１は、パッケージ本体１５の底面に露出して設けられる。第１電極３１は、半導体パッケージ１０の底面から突出していてもよい。第１電極３１は、半導体パッケージ１０のＹ軸方向の正側の端部に形成されている。本例の第１電極３１は、半導体パッケージ１０に１つ設けられる。例えば、第１電極３１は、ドレイン電極である。
第２電極３２は、パッケージ本体１５の底面に露出して設けられる。第２電極３２は、半導体パッケージ１０の底面から突出していてもよい。第２電極３２は、半導体パッケージ１０のＹ軸方向の負側の端部に形成されている。本例の第２電極３２は、半導体パッケージ１０に複数設けられる。例えば、第２電極３２は、ゲート電極およびソース電極である。
突起部４０は、パッケージ本体１５の底面に設けられる。突起部４０は、パッケージ本体１５の底面から、第１電極３１および第２電極３２よりも突出して設けられる。突起部４０は、半導体パッケージ１０と実装基板２０との間の空隙を確保する。これにより、半導体パッケージ１０と実装基板２０との間にはんだ６０が流れ込みやすくなる。半導体パッケージ１０は、複数の突起部４０を有することが好ましい。複数の突起部４０は、半導体パッケージ１０と実装基板２０との間に均一な空隙が確保されるように配置される。なお、突起部４０は、半導体パッケージ１０の樹脂と同一の材料で形成されてよい。
はんだ６０は、フロー工程において、半導体パッケージ１０と実装基板２０との間に溶融した状態で流れ込む。例えば、半導体装置１００がはんだ６０の噴流の方向に移動することにより、はんだ６０が半導体パッケージ１０と実装基板２０との間に流れ込む。本例の半導体装置１００は、Ｙ軸方向に移動する。即ち、半導体装置１００のフロー方向はＹ軸方向となる。はんだ６０は、半導体パッケージ１０と実装基板２０との間に、突起部４０の厚みと同じ厚みに設けられてよい。はんだ６０は、フロー工程によって第１電極３１と第２電極３２とに選択的に濡れ広がる。これにより、第１電極３１および第２電極３２は、実装基板２０に設けられた回路と接続される。なお、半導体装置１００は、Ｙ軸方向の正側から負側にかけて移動してもよいし、Ｙ軸方向の負側から正側にかけて移動してもよい。
図２は、実施例１に係る半導体装置１００の断面図の一例である。同図は、Ｙ軸方向の正側から見ている点で図１と相違する。即ち、同図は、半導体装置１００のフロー方向から視た断面図である。第１電極３１は、半導体パッケージ１０の中央に設けられている。
突起部４０は、フロー方向において、第１電極３１と重ならないように設けられる。フロー方向において重ならないとは、各部材がＸ軸方向において異なる位置に設けられていることを指す。フロー方向において、第１電極３１と突起部４０とが重なる場合、半導体パッケージ１０と実装基板２０との間に隙間がない状態となり、はんだ６０が上手く流れ込まない場合がある。
また、突起部４０は、フロー方向において、第２電極３２とも重ならないように配置されることが好ましい。これにより、はんだ６０が突起部４０に邪魔されることなく、半導体パッケージ１０と実装基板２０との間に流れ込みやすくなる。
以上の通り、半導体装置１００は、半導体パッケージ１０と実装基板２０との間に突起部４０を設けることにより、半導体パッケージ１０と実装基板２０との間の空隙を確保する。また、突起部４０がフロー方向において、第１電極３１および第２電極３２と重ならない場合、はんだ６０が更に第１電極３１および第２電極３２に濡れ広がりやすくなる。このように、半導体装置１００は、はんだ付け不良率を低減し、コストを抑制できる。また、接着剤５０の固定する位置を減らすことにより、コストが低減する。
［実施例２］
図３は、実施例２に係る半導体パッケージ１０の構成の一例を示す。本例の半導体パッケージ１０は、第１電極３１と、第２電極３２と、第１突起部４１とを備える。
第１電極３１は、半導体パッケージ１０のＹ軸方向の正側に設けられている。第１電極３１は、パッケージ本体１５の底面において露出している。第１電極３１の露出面積は、第２電極３２ａ〜第２電極３２ｄのそれぞれの露出面積よりも大きい。本例の第１電極３１は、矩形の平面形状を有するが、これに限られない。
第２電極３２は、第１電極３１よりも半導体パッケージ１０のＹ軸方向の負側に設けられている。本例の第２電極３２は、４つの第２電極３２ａ〜３２ｄを有する。４つの第２電極３２ａ〜３２ｄは、半導体パッケージ１０の端部において、Ｘ軸方向に配列されている。本例の第２電極３２ａ〜３２ｄは、等間隔に配列されているが、互いに異なる間隔で配列されてもよい。電極同士の間隔は、第２電極３２同士の間隔が最も狭くなるように配置されている。即ち、第１電極３１と第２電極３２との間隔よりも、第２電極３２同士の間隔の方が小さい。本例の第２電極３２は、矩形の平面形状を有するが、これに限られない。
第１突起部４１は、４つの第１突起部４１ａ〜４１ｄを有する。第１突起部４１は、突起部４０の一例である。第１突起部４１ａ〜４１ｄは、パッケージ本体１５の底面において四角形状に配置されている。本例の第１突起部４１ａ〜４１ｄは、フロー方向において、いずれもが第１電極３１および第２電極３２ａ〜３２ｄと重ならないように設けられている。本例の第１突起部４１ａ〜４１ｄは、フロー方向に長手を有する。これにより、第１突起部４１ａ〜４１ｄからはんだ６０の流れに与える影響が少ない。但し、第１突起部４１ａ〜４１ｄは、第１電極３１および第２電極３２ａ〜３２ｄと重ならなければ、Ｘ軸方向に長手を有してもよい。
ここで、第１突起部４１は、第１電極３１および第２電極３２ａ〜３２ｄの複数の電極のうち、最も間隔の狭い２つの電極が配列された方向を第１方向（即ち、Ｘ軸方向）とする。そして、第１方向と異なる第２方向（即ち、Ｙ軸方向）をフロー方向とする。このように、最も間隔の狭い２つの電極が配列された方向と異なる方向をフロー方向とすることが好ましい。そして、突起部４０は、少なくとも当該２つの電極と重ならないように配置されることが好ましい。複数の第１突起部４１は、フロー方向において、当該２つの電極と重ならないように配置されるのが好ましい。本例では、第１方向と第２方向とが直交するがこれに限られない。
［実施例３］
図４は、実施例３に係る半導体パッケージ１０の構成の一例を示す。本例の半導体パッケージ１０は、第１電極３１と、第２電極３２と、第１突起部４１と、第２突起部４２とを備える。本例の半導体パッケージ１０は、第１突起部４１の個数が実施例２に係る半導体パッケージ１０と相違する。また、本例の半導体パッケージ１０は、第２突起部４２を備える点で、実施例２に係る半導体パッケージ１０と相違する。本例では、実施例２に係る半導体パッケージ１０と相違する点について特に説明する。
第１電極３１は、フロー方向において、突起部と重なっていてよい。本例の第１電極３１は、フロー方向において、第２突起部４２ａ〜４２ｃと重なっている。但し、第１電極３１の少なくとも一部は、フロー方向において、いずれの突起部とも重なっていないことが好ましい。これにより、第１電極３１へのはんだ６０の回り込みが容易となる。
第２電極３２は、４つの第２電極３２ａ〜３２ｄを含む。第２電極３２ａ〜３２ｄは、第１電極３１よりも露出面積が小さい。本例の第２電極３２ａ〜３２ｄは、フロー方向において、いずれの突起部とも重ならない。即ち、第２電極３２ａ〜３２ｄは、第１突起部４１ａ，４１ｂおよび第２突起部４２ａ〜４２ｃと重なっていない。
第１突起部４１は、第１電極３１および第２電極３２とフロー方向において重ならない突起部の一例である。第１突起部４１は、２つの第１突起部４１ａおよび第１突起部４１ｂを含む。第１突起部４１ａ，４１ｂは、半導体パッケージ１０の角に配置される。本例の第１突起部４１ａ，４１ｂは、半導体パッケージ１０のＹ軸方向の正側の端部に設けられる。第１突起部４１が半導体パッケージ１０の角に設けられることで、半導体パッケージ１０と実装基板２０との間の空隙を確保しやすくなる。
第２突起部４２は、第１電極３１とフロー方向において重なり、第２電極３２とフロー方向において重ならない突起部の一例である。第２突起部４２は、３つの第２突起部４２ａ〜４２ｃを含む。第２突起部４２は、突起部４０の一例である。第２突起部４２ａ〜４２ｃは、フロー方向において、第１電極３１と第２電極３２ａ〜３２ｄとの間に配置されている。本例の第２突起部４２ａ〜４２ｃは、Ｘ軸方向に同一の幅を有する。例えば、第２突起部４２ａ〜４２ｃのＸ軸方向の幅は、第２電極３２ａ〜３２ｄのＸ軸方向における間隔と同一であってよい。これにより、第２突起部４２ａ〜４２ｃは、第２電極３２へのはんだ６０の回り込みを確保しつつ、半導体パッケージ１０と実装基板２０との間の空隙を均一に確保できる。また、第２突起部４２ａ〜４２ｃは、フロー方向において最も間隔の狭い２つの電極（第２電極３２ａ〜３２ｄ）の間と重なる。これにより、はんだ６０が最も間隔の狭い２つの電極３２の間に浸入し、意図せぬ導電路が形成されるのを防ぐことができる。
［実施例４］
図５は、実施例４に係る半導体パッケージ１０の構成の一例を示す。本例の半導体パッケージ１０は、第１電極３１と、４つの第２電極３２ａ〜３２ｄと、２つの第１突起部４１ａ，４１ｂと、１つの第２突起部４２とを備える。本例の半導体パッケージ１０は、第２突起部４２を１つ備える点で、実施例３に係る半導体パッケージ１０と相違する。本例では、実施例３に係る半導体パッケージ１０と相違する点について特に説明する。
第２突起部４２は、第１電極３１と第２電極３２との間に１つ設けられる。本例の第２突起部４２は、フロー方向において、第２電極３２と重ならないように配置される。第２突起部４２は、Ｘ軸方向に長手を有する。一方、第１突起部４１は、Ｙ軸方向に長手を有する。例えば、第２突起部４２のＸ軸方向における幅は、第１突起部４１のＸ軸方向における幅よりも大きい。このように、第２突起部４２がＸ軸方向に長手を有する場合であっても、第２電極３２とフロー方向において重ならないので、はんだ６０の回り込みに与える影響が小さい。
距離Ｌ１は、Ｙ軸方向における第１電極３１と第２突起部４２との間の距離である。距離Ｌ２は、Ｙ軸方向における第２電極３２と第２突起部４２との間の距離である。距離Ｌ１は、距離Ｌ２よりも小さくてよい。距離Ｌ１が距離Ｌ２よりも小さいことにより、はんだ６０の第１電極３１側への回り込みを改善できる。また、はんだ６０が最も間隔の狭い２つの電極３２の間に浸入し、意図せぬ導電路が形成されるのを防ぐことができる。また、距離Ｌ１が距離Ｌ２よりも小さくなる場合、第１突起部４１ａ，４１ｂと第２突起部４２との距離が大きくなるので、突起部による半導体パッケージ１０の支持が安定する。
また、距離Ｌ１は、距離Ｌ２よりも大きくてよい。距離Ｌ１を距離Ｌ２よりも大きくすることにより、Ｙ軸方向の正側から負側に向けてはんだ６０が流れる場合に、はんだ６０の第２電極３２側への回り込みを改善できる。
[0]
なお、距離Ｌ１および距離Ｌ２の関係は、距離Ｌ１側、Ｌ２側のはんだ６０の回り込みと、半導体パッケージ１０の支持の安定性の観点から適宜調整されてよい。例えば、距離Ｌ１は、距離Ｌ２と同一の距離であってよい。
第１突起部４１の高さＨは、第２電極３２の底面から第１突起部４１の先端までの長さを指す。第１突起部４１は、少なくとも第２電極３２の底面よりもＺ軸方向の負側に突出している。第１突起部４１は、半導体パッケージ１０と実装基板２０との間にはんだ６０が回り込める程度の高さＨを有する。例えば、第１突起部４１の高さＨは、５μｍ以上であってよく、１０μｍ以上であることが好ましい。但し、第１突起部４１の高さＨが高すぎると、必要なはんだ６０の量が多くなる。
［実施例５］
図６は、実施例５に係る半導体パッケージ１０の構成の一例を示す。本例の半導体パッケージ１０は、第１電極３１と、４つの第２電極３２ａ〜３２ｄと、２つの第１突起部４１ａ，４１ｂと、第２突起部４２とを備える。本例の半導体パッケージ１０は、第２突起部４２の配置が実施例４に係る半導体パッケージ１０と相違する。本例では、実施例４と相違する点について特に説明する。
第２突起部４２は、フロー方向に長手を有する。即ち、第２突起部４２のＹ軸方向の幅は、第２突起部４２のＸ軸方向の幅よりも大きい。本例の第２突起部４２は、フロー方向に長手を有するので、はんだ６０の流れを邪魔することなく、半導体パッケージ１０と実装基板２０との支持面積が大きくなる。これにより、半導体装置１００は、半導体パッケージ１０と実装基板２０との間の空隙を確保できる。
［実施例６］
図７は、実施例６に係る半導体パッケージ１０の構成の一例を示す。本例の半導体パッケージ１０は、第１電極３１と、４つの第２電極３２ａ〜３２ｄと、４つの第１突起部４１ａ〜４１ｄとを備える。本例の半導体パッケージ１０は、第２突起部４２の配置および形状が実施例２に係る半導体パッケージ１０と相違する。本例では、実施例２に係る半導体パッケージ１０と相違する点について特に説明する。
第１突起部４１ａ〜４１ｄは、パッケージ本体１５の底面の四隅に設けられる。本例の第１突起部４１ａ〜４１ｄは、第１電極３１の外側に設けられる。本例の第１突起部４１ａ〜４１ｄは、先端が丸みを有する。これにより、第１突起部４１が実装基板２０等に接触しても、第１突起部４１の先端が欠けにくくなる。また、本例の第１突起部４１ａ〜４１ｄの平面形状が丸みを有する。本例の第１突起部４１ａ〜４１ｄは、円形の平面形状を有するが、一部が丸みを有する構造であればよい。なお、先端または平面形状が面取りされた構造を有するものであってもよい。これにより、第１突起部４１の周辺における、はんだ６０の回り込みが改善する。
以上の通り、複数の実施例において半導体パッケージ１０の構成の一例を示したが、各構成は他の実施例と組み合わせて用いられてもよい。例えば、第１突起部４１の先端又は平面形状を丸める実施例６の構成は、他の実施例に係る突起部４０に適用してもよい。
図８は、半導体装置１００の製造方法の一例を示すフローチャートである。本例の半導体装置１００は、ステップＳ１００〜ステップＳ１０４を用いて形成される。
ステップＳ１００において、半導体パッケージ１０を用意する。半導体パッケージ１０は、第１電極３１および第２電極３２と、当該複数の電極のうち、最も間隔の狭い２つの電極が配列された第１方向と異なる第２方向において、当該２つの電極と重ならないように配置され、複数の電極より突出した突起部４０とを備える。
ステップＳ１０２において、半導体パッケージ１０と実装基板２０とを仮止めする。例えば、半導体パッケージ１０および実装基板２０は、接着剤５０により仮止めされる。半導体パッケージ１０および実装基板２０は、はんだ６０の噴流に接触した時に、実装基板２０に対する半導体パッケージ１０の位置がずれない程度に固定される。接着剤５０を設ける位置および個数は任意であるが、はんだ６０の流れ込みを抑制しないように設けられる。一例において、接着剤５０は、突起部４０から離れた位置に設けられるのが好ましい。
ステップＳ１０４において、半導体パッケージ１０と実装基板２０との間に溶融したはんだ６０を流す。半導体パッケージ１０および実装基板２０は、はんだ６０を流す段階において、フロー方向に移動する。そして、はんだ６０は、半導体パッケージ１０と実装基板２０との間に流される。これにより、複数の電極にはんだ６０が供給されやすくなる。
図９は、比較例１に係る半導体装置５００を説明するための図である。半導体装置５００は、半導体パッケージ５１０および実装基板５２０を備える。半導体パッケージ５１０は、パッケージ本体５１５および電極５３０を有する。半導体パッケージ５１０および実装基板５２０は、接着剤５５０で仮止めされている。
半導体パッケージ５１０は、突起部を有さないので、半導体パッケージ５１０と実装基板５２０とが傾いて仮止めされる場合がある。この場合、半導体パッケージ５１０と実装基板５２０との間の空隙が不均一になる。よって、はんだ５６０が半導体パッケージ５１０と実装基板５２０との間に流れ込みにくくなり、電極５３０にはんだ５６０が上手く回らず、実装不良となる場合がある。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・半導体パッケージ、１５・・・パッケージ本体、２０・・・実装基板、３１・・・第１電極、３２・・・第２電極、４０・・・突起部、４１・・・第１突起部、４２・・・第２突起部、５０・・・接着剤、６０・・・はんだ、１００・・・半導体装置、５００・・・半導体装置、５１０・・・半導体パッケージ、５１５・・・パッケージ本体、５２０・・・実装基板、５３０・・・電極、５５０・・・接着剤、５６０・・・はんだ

Claims (16)

  1. 半導体チップを含む半導体パッケージであって、
    パッケージ本体と、
    前記パッケージ本体の底面において露出した複数の電極と、
    前記パッケージ本体の底面から、前記複数の電極よりも突出した突起部と
    を備え、
    前記突起部は、前記複数の電極のうち、最も間隔の狭い２つの電極が配列された第１方向と異なる第２方向において、当該２つの電極と重ならないように配置され、
    前記複数の電極は、
    前記第２方向において前記突起部と重なる第１電極と、
    前記第１電極よりも露出面積が小さく、前記第２方向において前記突起部と重ならない第２電極と
    を有する
    半導体パッケージ。
  2. 半導体チップを含む半導体パッケージであって、
    パッケージ本体と、
    前記パッケージ本体の底面において露出した複数の電極と、
    前記パッケージ本体の底面から、前記複数の電極よりも突出した突起部と
    を備え、
    前記突起部は、前記複数の電極のうち、前記半導体パッケージの端部に設けられた最も間隔の狭い２つの電極が配列された第１方向と異なる第２方向において、当該２つの電極と重ならないように配置されている
    半導体パッケージ。
  3. 複数の前記突起部を備え、
    複数の前記突起部は、前記第２方向において、前記２つの電極と重ならないように配置されている
    請求項１又は２に記載の半導体パッケージ。
  4. 前記複数の電極は、
    前記第２方向において前記突起部と重なる第１電極と、
    前記第１電極よりも露出面積が小さく、前記第２方向において前記突起部と重ならない第２電極と
    を有する
    請求項２に記載の半導体パッケージ。
  5. 前記突起部は、
    前記パッケージ本体の底面の角に配置された第１突起部と、
    前記第１電極と前記第２電極との間に配置された第２突起部と
    を有する
    請求項４に記載の半導体パッケージ。
  6. 前記第１方向に配列された複数の前記第２電極を備え、
    前記第２突起部の前記第１方向における幅が、複数の前記第２電極の前記第１方向における間隔と同一である
    請求項５に記載の半導体パッケージ。
  7. 前記第２突起部の前記第１方向における幅が、前記第１突起部の前記第１方向における幅よりも大きい
    請求項５又は６に記載の半導体パッケージ。
  8. 前記第２突起部の前記第２方向における幅は、前記第２突起部の前記第１方向における幅よりも大きい
    請求項５から７のいずれか一項に記載の半導体パッケージ。
  9. 前記第２方向における前記第１電極と前記第２突起部との間の距離Ｌ１は、前記第２方向における前記第２電極と前記第２突起部との間の距離Ｌ２よりも小さい
    請求項５から８のいずれか一項に記載の半導体パッケージ。
  10. 前記第２方向における前記第１電極と前記第２突起部との間の距離Ｌ１は、前記第２方向における前記第２電極と前記第２突起部との間の距離Ｌ２よりも大きい
    請求項５から８のいずれか一項に記載の半導体パッケージ。
  11. 前記突起部の先端が丸みを有する
    請求項１から１０のいずれか一項に記載の半導体パッケージ。
  12. 前記突起部の平面形状が丸みを有する
    請求項１から１１のいずれか一項に記載の半導体パッケージ。
  13. 請求項１から１２のいずれか一項に記載の半導体パッケージと、
    前記半導体パッケージが取り付けられた実装基板と、
    前記実装基板と前記半導体パッケージとの間に設けられたはんだと
    を備える半導体装置。
  14. パッケージ本体と、前記パッケージ本体の底面において露出した複数の電極と、前記複数の電極のうち、最も間隔の狭い２つの電極が配列された第１方向と異なる第２方向において、当該２つの電極と重ならないように配置され、前記複数の電極よりも突出した突起部とを備える半導体パッケージを用意する段階と、
    前記半導体パッケージと実装基板とを仮止めする段階と、
    前記半導体パッケージと前記実装基板との間にはんだを流す段階と
    を備え、
    前記複数の電極は、
    前記第２方向において前記突起部と重なる第１電極と、
    前記第１電極よりも露出面積が小さく、前記第２方向において前記突起部と重ならない第２電極と
    を有する
    半導体装置の製造方法。
  15. パッケージ本体と、前記パッケージ本体の底面において露出した複数の電極と、前記複数の電極のうち、半導体パッケージの端部に設けられた最も間隔の狭い２つの電極が配列された第１方向と異なる第２方向において、当該２つの電極と重ならないように配置され、前記複数の電極よりも突出した突起部とを備える半導体パッケージを用意する段階と、
    前記半導体パッケージと実装基板とを仮止めする段階と、
    前記半導体パッケージと前記実装基板との間にはんだを流す段階と
    を備える
    半導体装置の製造方法。
  16. 前記はんだを流す段階において、前記半導体パッケージが前記第２方向に移動する
    請求項１４又は１５に記載の半導体装置の製造方法。
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