JP2002373966A - 半導体チップの実装構造体及びその製造方法 - Google Patents

半導体チップの実装構造体及びその製造方法

Info

Publication number
JP2002373966A
JP2002373966A JP2001178525A JP2001178525A JP2002373966A JP 2002373966 A JP2002373966 A JP 2002373966A JP 2001178525 A JP2001178525 A JP 2001178525A JP 2001178525 A JP2001178525 A JP 2001178525A JP 2002373966 A JP2002373966 A JP 2002373966A
Authority
JP
Japan
Prior art keywords
semiconductor chip
circuit board
input
mounting structure
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001178525A
Other languages
English (en)
Other versions
JP4536291B2 (ja
Inventor
Yutaka Kumano
豊 熊野
Yutaka Taguchi
豊 田口
Yoshihiro Tomura
善広 戸村
Minehiro Itagaki
峰広 板垣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2001178525A priority Critical patent/JP4536291B2/ja
Publication of JP2002373966A publication Critical patent/JP2002373966A/ja
Application granted granted Critical
Publication of JP4536291B2 publication Critical patent/JP4536291B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92225—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 高密度実装が可能で、かつ、今後の高速信号
時代に適用可能な、半導体チップの実装構造体及びその
製造方法を提供すること。 【解決手段】 半導体チップの実装構造体を、回路基板
と、その回路基板上に上下に重積してフリップチップ搭
載された２層以上の半導体チップと、各層の半導体チッ
プの縁部に配置した入出力電極を回路基板上の配線電極
上に接続する導電性接続部材とから構成する。上層の半
導体チップの導電性接続部材を、上層の半導体チップの
下方で近接する下層の半導体チップの外縁より外側に配
列させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体チップの実
装構造体及びその製造方法に関する。
【０００２】
【従来の技術】電子機器の高性能化、小型化の進展に伴
い、高密度に実装された半導体パッケージの需要が増し
ている。その高密度パッケージ形態として、一つの半導
体チップをほぼそのチップサイズでパッケージ化したＣ
ＳＰ（Ｃｈｉｐ ＳｃａｌｅＰａｃｋａｇｅ）や複数個
の半導体チップを平面方向に配列実装したＭＣＭ（Ｍｕ
ｌｔｉｃｈｉｐ Ｍｏｄｕｌｅ）などが使用されてい
る。
【０００３】近年、さらなる実装面積の低減のために、
複数の半導体チップを高さ方向に積層して実装すること
により、実装密度を高めたスタックドＣＳＰと呼ばれる
構造が提案されている。例えば、特開平１１−２０４７
２０号には、複数の半導体チップを、一つの回路基板上
に、高さ方向に積層して実装し、ワイヤーボンディング
法により半導体チップと回路基板間との電気的接続を行
ったスタックドＣＳＰが開示されている。
【０００４】しかしながら、ワイヤボンディング法は、
高速信号に対する配線損失が大きい。そのため、今後の
高速信号時代には、ワイヤボンディング法に代わる新し
い接続方式が望まれている。
【０００５】そこで、本発明は、高密度実装が可能で、
かつ、今後の高速信号時代に適用可能な、ワイヤボンデ
ィング法に代わる新しい接続方式を有する半導体チップ
の実装構造体及びその製造方法を提供することを目的と
した。
【０００６】
【課題を解決するための手段】上記課題を解決すべく、
本発明の半導体チップの実装構造体は、回路基板と、該
回路基板上に重積してフリップチップ搭載された２層以
上の半導体チップと、各層の半導体チップの縁部に配置
した入出力電極を回路基板上の配線電極上に接続する導
電性接続部材とからなる半導体チップの実装構造体であ
って、前記上層の半導体チップは、その導電性接続部材
が、前記上層の半導体チップの下方で近接する下層の半
導体チップの外縁より外側に配列されて成ることを特徴
とする。
【０００７】本発明の実装構造体は、上層の半導体チッ
プを、その導電性接続部材が、上層の半導体チップの下
方で近接する下層の半導体チップの外縁より外側に配列
されるようにしたので、複数の半導体チップを重積して
回路基板上にフリップチップ搭載することができる。こ
れにより、複数の半導体チップと回路基板との間の配線
長を短くすることができるので、配線損失を低減するこ
とが可能となる。
【０００８】また、本発明の実装構造体に用いる回路基
板には、その表面に段差を有し、上層側の半導体チップ
の入出力電極に対応する配線電極が、下層側の半導体チ
ップの入出力電極に対応する配線電極よりも高くなるよ
うに配置されているものを用いることができる。
【０００９】また、本発明の実装構造体には、上層の半
導体チップが、下層の半導体チップを覆うように集積さ
れたものを用いることができる。
【００１０】また、本発明の実装構造体には、上層及び
下層の半導体チップの平面が長方形状であって、上層及
び下層の半導体チップの短辺側の縁部には入出力電極が
形成され、下層の半導体チップの長辺に上層の半導体チ
ップの長辺が交差するように上層の半導体チップが下層
の半導体チップを跨って配置されたものを用いることが
できる。
【００１１】また、本発明の実装構造体には、下層の半
導体チップと上層の半導体チップとを接合する補強用樹
脂層を有するものを用いることができる。
【００１２】また、本発明の実装構造体には、回路基板
と重積された複数の半導体チップとの間隙を充填する封
止部を有するものを用いることができる。
【００１３】また、本発明の半導体チップの実装構造体
の製造方法は、回路基板と、該回路基板上に重積してフ
リップチップ搭載された２層以上の半導体チップと、各
層の半導体チップの回路形成面の周縁に配置した入出力
電極を回路基板上の配線電極上に接続する導電性接続部
材とからなる半導体チップの実装構造体の製造方法であ
って、前記入出力電極を下層の半導体チップの外縁より
外側に配列した上層側の半導体チップを、前記下層の半
導体チップ上に集積し、前記上層側の半導体チップの入
出力電極と回路基板上の対応する配線電極とを別体の導
電性接続部材を介して接続して、回路基板上に搭載する
工程を含むことを特徴とする。
【００１４】また、本発明の製造方法は、前記の工程を
繰り返して半導体チップを重積することができる。
【００１５】また、本発明の製造方法は、半導体チップ
を３層以上重積することが好ましい。
【００１６】また、本発明の製造方法は、下層の半導体
チップの回路形成面の反対面に接着性樹脂を塗布し、上
層の半導体チップを下層の半導体チップに接合して重積
することができる。
【００１７】また、本発明の製造方法は、回路基板の表
面に段差を設け、上層側の半導体チップの入出力電極に
対応する配線電極を、下層側の半導体チップの入出力電
極に対応する配線電極よりも高くなるように配置するこ
とができる。
【００１８】また、本発明の製造方法は、予め入出力電
極に導電性接続部材が接合された半導体チップを用いる
ことができる。
【００１９】また、本発明の製造方法は、予め配線電極
に導電性接続部材が接合された回路基板を用いることも
できる。
【００２０】また、本発明の製造方法は、回路基板上に
複数の半導体チップを重積した後、回路基板と半導体チ
ップとの間隙に液状の封止樹脂を注入して封止部を形成
することができる。
【００２１】また、本発明の製造方法は、半導体チップ
を回路基板に搭載するに先立って、配線電極を除く回路
基板表面の全面に、封止樹脂を塗布し、あるいは絶縁性
シートを張り付けて封止部を形成することもできる。
【００２２】
【発明実施の形態】以下、図面を用いて本発明をさらに
詳細に説明する。 実施の形態１．図１（ａ）〜図１（ｄ）は、本実施の形
態に係る半導体チップの実装構造体の製造工程を示す模
式断面図である。ここで、１は回路基板、２ａは第１の
配線電極、２ｂは第２の配線電極、２ｃは第３の配線電
極、３は第１の半導体チップ、３ａは第１の半導体チッ
プの入出力電極、３ｂは第１の導電性接続部材、４は第
２の半導体チップ、４ａは第２の半導体チップの入出力
電極、４ｂは第２の導電性接続部材、５は第３の半導体
チップ、５ａは第３の半導体チップの入出力電極、５ｂ
は第３の導電性接続部材、６は封止部である。
【００２３】予め入出力電極上に導電性接続部材を形成
した半導体チップ３，４，５を用意する。次に、入出力
電極３ａと対応する第１の配線電極２ａとを位置合せ
し、入出力電極３ａと第１の配線電極２とを第１の導電
性接続部材３ｂを介して接続して、第１の半導体チップ
３を回路基板１にフリップチップ搭載する（図１
（ａ））。
【００２４】次いで、下層側の第１の半導体チップ３の
外縁より外側に入出力電極４ａを配列した上層側の第２
の半導体チップ４を、第１の半導体チップ３を覆って重
積し、第２の半導体チップの入出力電極４ａと回路基板
1上の対応する配線電極２ｂとを第２の導電性接続部材
４ｂを介して接続し、第２の半導体チップ４を回路基板
１にフリップチップ搭載する（図１（ｂ））。ここで、
第２の導電性接続部材４ｂを、上層にある第２の半導体
チップ４の下方で近接する下層にある第１の半導体チッ
プ３の外縁よりも外側に配列させる。
【００２５】次いで、下層側の第２の半導体チップ４の
外縁より外側に入出力電極５ａを配列した上層側の第３
の半導体チップ５を、第２の半導体チップ４を覆って重
積し、第３の半導体チップの入出力電極５ａと回路基板
1上の対応する配線電極２ｃとを第３の導電性接続部材
５ｂを介して接続し、第３の半導体チップ５を回路基板
１にフリップチップ搭載する。（図１（ｃ））。ここ
で、第３の導電性接続部材５ｂを、上層にある第３の半
導体チップ５の下方で近接する下層にある第２の半導体
チップ４の外縁よりも外側に配列させる。
【００２６】次いで、重積された第１から第３の半導体
チップ３，４，５と回路基板１との間隙に封止樹脂を1
回で注入して硬化させ、封止部６を形成する（図１
（ｄ））。これにより、３層の半導体チップからなる実
装構造体を作製することができる。
【００２７】本実施の形態に係る実装構造体は、導電性
接続部材を上層の半導体チップの下方で近接する下層の
半導体チップの外縁よりも外側に配列させ、複数の半導
体チップをフリップチップ搭載により回路基板上に積層
実装したので、ワイヤボンディング法を用いた実装構造
体に比べ、回路基板との間の配線長を短くすることがで
きるので、配線損失を低減することが可能となり、ま
た、ワイヤボンディングが不要となり実装構造体の高さ
を低くできるので、より高密度の実装が可能となる。
【００２８】ここで、入出力電極と配線電極の接続に用
いる導電性接続部材には、例えば、金属バンプを用いる
ことができる。金属バンプは、従来公知の方法を用いて
形成することができる。例えば、金属ワイヤの一端に金
属ボールを形成し、この金属ボールを入出力電極上に搭
載した後、ワイヤをひきちぎることにより形成すること
ができる。これにより、金属バンプの形成と入出力電極
への接合を同時に行うことができる。本実施の形態で
は、金属バンプを入出力電極に接合した場合を示した
が、入出力電極に代えて配線電極を用いることにより、
金属バンプを配線電極に接合することができる。
【００２９】また、上層側の半導体チップの入出力電極
は、下層側の半導体チップの入出力電極よりも外側に配
置する必要がある。しかし、最下層の半導体チップの入
出力電極は、半導体チップの回路形成面内であれば、そ
の位置は限定されない。
【００３０】また、上層の半導体チップの導電性接続部
材の高さを、下層の半導体チップの導電性接続部材より
も、概ね上層の半導体チップの厚さの分だけ高くなるよ
うに形成することが好ましい。
【００３１】また、本実施の形態では、すべての半導体
チップを回路基板に搭載後、半導体チップと回路基板と
の間隙に封止樹脂を注入して封止部を形成する場合を示
したが、予め封止樹脂を配線電極を除く回路基板の表面
の全面に塗布し、あるいは、絶縁性シートを配線電極を
除く回路基板の表面の全面に張り付けて、各半導体チッ
プを回路基板に順に搭載する方法を用いることもでき
る。
【００３２】ここで、上記の封止樹脂にはエポキシ樹脂
等の熱硬化性樹脂を用いることが好ましい。
【００３３】実施の形態２．図２（ａ）〜図２（ｄ）
は、本実施の形態に係る半導体チップの実装構造体の製
造工程を示す模式断面図である。本実施の形態の実装構
造体は、回路基板に、段差を設けた回路基板１０を用
い、半導体チップの間に仮止め用の補強用接着剤層７を
設けた以外は、実施の形態１と同様の構造を有する。
【００３４】回路基板１０は、表面に凹部１１と、凹部
１１の底面１１ａの外縁と段差を介して連続する中断面
１２と、中断面１２の外縁と段差を介して連続する上断
面１３とを有している。底面１１ａには第１の配線電極
２ａ、中断面１２には第２の配線電極、そして上断面１
３には第３の配線電極を設ける。
【００３５】まず、入出力電極３ａと対応する第１の配
線電極２ａとを位置合せし、入出力電極３ａと第１の配
線電極２とを導電性接続部材３ｂを介して接続して、第
１の半導体チップ３を回路基板１にフリップチップ搭載
する（図２（ａ））。
【００３６】次いで、第１の半導体チップ３の回路形成
面の反対面に接着性樹脂を塗布した後、下層側の第１の
半導体チップ３の外縁より外側に入出力電極４ａを配列
した上層側の第２の半導体チップ４を、第１の半導体チ
ップ３を覆って補強用接着剤層７を介して重積し、第２
の半導体チップ４の入出力電極４ａと回路基板1上の対
応する配線電極２ｂとを第２の導電性接続部材４ｂを介
して接続し、第２の半導体チップ４を回路基板１にフリ
ップチップ搭載する（図２（ｂ））。
【００３７】次いで、第２の半導体チップ４の回路形成
面の反対面に接着性樹脂を塗布した後、下層側の第２の
半導体チップ４の外縁より外側に入出力電極５ａを配列
した上層側の第３の半導体チップ５を、第２の半導体チ
ップ４を覆って補強用接着剤層７を介して重積し、第３
の半導体チップの入出力電極５ａと回路基板1上の対応
する配線電極２ｃとを第２の導電性接続部材５ｂを介し
て接続し、第３の半導体チップ５を回路基板１にフリッ
プチップ搭載する（図２（ｃ））。次いで、重積された
第１から第３の半導体チップ３，４，５と回路基板１と
の間隙に封止樹脂を1回で注入して硬化させ、封止樹脂
層６を形成する（図２（ｄ））。これにより、３層の半
導体チップからなる実装構造体を作製することができ
る。
【００３８】本実施の形態によれば、実施の形態１と同
様の効果が得られるのみならず、集積する半導体チップ
の導電性接続部材の長さをすべて同一にすることがで
き、層毎に導電性接続部材の作製条件を変化させる必要
がないので、製造プロセスの効率化が可能となる。ま
た、下層側の半導体チップの回路形成面の反対面に補強
用接着剤層を設けて上層側の半導体チップを重積するこ
とにより、半導体チップ同士を仮止めすることができ
る。これにより、実装時の半導体チップの操作性を向上
させることができる。
【００３９】ここで、接着性樹脂には、熱硬化性樹脂及
び熱可塑性樹脂のいずれも用いることができるが、最後
に一度に封止を行う場合には、封止樹脂よりも弾性率の
低い接着性樹脂を用いることが好ましい。
【００４０】本実施の形態では、半導体チップ間に仮止
め用の補強用接着剤層を設けた例を示したが、この補強
用接着剤層を実施の形態１に適用することもできる。
【００４１】なお、実施の形態１及び２では、半導体チ
ップを1個ずつ搭載した例を示したが、予め接着性樹脂
を用いて複数の半導体チップを仮止めして一体化し、そ
の一体化した複数の半導体チップを一度に回路基板に搭
載する方法を用いることもできる。
【００４２】また、実施の形態１及び２では、下層の半
導体チップを覆うように上層の半導体チップを集積した
例を示したが、上層及び下層の半導体チップとして、そ
の平面が長方形状のものを用いて、以下のように集積す
ることもできる。すなわち、上層及び下層の半導体チッ
プの短辺側の縁部に入出力電極を形成し、下層の半導体
チップの長辺に上層の半導体チップの長辺が交差、好ま
しくは直交するように、下層の半導体チップを跨って上
層の半導体チップを配置することができる。
【００４３】また、実施の形態1及び２では、３層の半
導体チップからなる実装構造体の例を示したが、これに
限定されるものではなく、２層以上の半導体チップから
なる実装構造体にも適用できることは言うまでもない。
【００４４】
【発明の効果】以上説明したように、本発明の半導体チ
ップの実装構造体は、回路基板上に上下に重積してフリ
ップチップ搭載された２層以上の半導体チップを有し、
上層の半導体チップは、その導電性接続部材が、上層の
半導体チップの下方で近接する下層の半導体チップの外
縁より外側に配列されているので、回路基板との間の配
線長を短くすることができるので、配線損失を低減する
ことが可能となる。また、実装構造体の高さを低くでき
るので、より高密度の実装が可能となる。
【００４５】また、本発明の実装構造体は、回路基板の
表面に段差を設け、上層側の半導体チップ用の配線電極
の位置を、下層側の半導体チップ用の配線電極の位置よ
りも高くしたので、導電性接続部材の厚さを一定にする
ことができ、製造プロセスの効率化が可能となる。
【００４６】また、本発明の実装構造体は、上層の半導
体チップが下層の半導体チップを覆うように集積されて
いるので、上層の半導体チップの位置合せが容易とな
り、製造プロセスの効率化が可能となる。
【００４７】また、本発明の実装構造体は、下層の半導
体チップの長辺に上層の半導体チップの長辺が交差する
ように、下層の半導体チップを跨って上層の半導体チッ
プが配置されており、上層の半導体チップが必ずしも下
層の半導体チップを覆う必要がないので、半導体チップ
の面積を小さくすることができ、より高密度の実装が可
能となる。
【００４８】また、本発明の実装構造体は、下層の半導
体チップと上層の半導体チップとを接合する補強用樹脂
層を有しているので、実装時の半導体チップの取扱いが
容易となり、製造プロセスの効率の向上が可能となる。
【００４９】また、本発明の実装構造体は、回路基板と
重積された複数の半導体チップとの間隙を充填する封止
部を有しているので、半導体チップを外部環境から保護
することができ、実装構造体の信頼性を向上させること
が可能となる。
【００５０】また、本発明の実装構造体の製造方法は、
入出力電極を下層の半導体チップの外縁より外側に配列
した上層側の半導体チップを、下層の半導体チップ上に
集積し、上層側の半導体チップの入出力電極と回路基板
上の対応する配線電極とを別体の導電性接続部材を介し
て接続して、回路基板上に搭載するようにしたので、半
導体チップの積層実装が可能となる。さらに、この工程
を繰り返すことにより、容易に複数の半導体チップをフ
リップチップ搭載することができる。
【００５１】また、本発明の製造方法は、３層以上の半
導体チップを積層実装する場合に好適に使用することが
でき、ワイヤボンディング法に比べ、配線損失を低減
し、かつ、より高密度の実装が可能となる。
【００５２】また、本発明の製造方法は、下層の半導体
チップの回路形成面の反対面に接着性樹脂を塗布し、上
層の半導体チップを下層の半導体チップに接合して重積
するようにしたので、実装時の半導体チップの操作性を
向上させ、製造プロセスの効率を向上させることが可能
となる。
【００５３】また、本発明の製造方法は、回路基板の表
面に段差を設け、上層側の半導体チップの入出力電極に
対応する配線電極を、その位置が下層側の半導体チップ
の入出力電極に対応する配線電極よりも高くなるように
配置したので、導電性接続部材の厚さを一定にすること
ができ、製造プロセスの効率化が可能となる。
【００５４】また、本発明の製造方法は、導電性接続部
材が予め接合された半導体チップを用いるようにしたの
で、導電性接続部材を形成する工程を省くことができ、
製造プロセスの効率化を図ることができる。
【００５５】また、本発明の製造方法は、導電性接続部
材が予め配線電極に接合された回路基板を用いるように
したので、導電性接続部材を形成する工程を省くことが
でき、製造プロセスの効率化を図ることができる。
【００５６】また、本発明の製造方法は、回路基板上に
複数の半導体チップを重積した後、回路基板と半導体チ
ップとの間隙に液状の封止樹脂を注入して封止部を形成
するようにしたので、実装に要する時間を短縮すること
ができ、製造プロセスの効率を向上させることが可能と
なる。
【００５７】また、本発明の製造方法は、半導体チップ
を回路基板に搭載するに先立って、配線電極を除く回路
基板表面の全面に、封止樹脂を塗布し、あるいは絶縁性
シートを張り付けて封止部を形成するようにしたので、
実装に要する時間を短縮することができ、製造プロセス
の効率を向上させることが可能となる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係る半導体チップの
実装構造体の製造工程を示す模式断面図である。
【図２】 本発明の実施の形態２に係る半導体チップの
実装構造体の製造工程を示す模式断面図である。
【符号の説明】
１,１０ 回路基板、２ａ 第１の配線電極、２ｂ 第
２の配線電極、２ｃ 第３の配線電極、３ 第１の半導
体チップ、３ａ 第１の半導体チップの入出力電極、３
ｂ 第１の導電性接続部材、４ 第２の半導体チップ、
４ａ 第２の半導体チップの入出力電極、４ｂ 第２の
導電性接続部材、５ 第１の半導体チップ、５ａ 第１
の半導体チップの入出力電極、５ｂ 第１の導電性接続
部材、６封止部、７ 補強用接着剤層、１１ 回路基板
の凹部、１１ａ 凹部の底面、１２ 中断面、１３ 上
断面。
フロントページの続き (72)発明者 戸村 善広 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 板垣 峰広 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 回路基板と、該回路基板上に重積してフ
    リップチップ搭載された２層以上の半導体チップと、各
    層の半導体チップの縁部に配置した入出力電極を回路基
    板上の配線電極上に接続する導電性接続部材とからなる
    半導体チップの実装構造体であって、 前記上層の半導体チップは、その導電性接続部材が、前
    記上層の半導体チップの下方で近接する下層の半導体チ
    ップの外縁より外側に配列されて成る半導体チップの実
    装構造体。
  2. 【請求項２】 前記回路基板はその表面に段差を有し、
    上層側の半導体チップの入出力電極に対応する配線電極
    は、その位置が下層側の半導体チップの入出力電極に対
    応する配線電極よりも高くなるように配置されて成る請
    求項１に記載の実装構造体。
  3. 【請求項３】 前記上層の半導体チップが、下層の半導
    体チップを覆うように集積されて成る請求項1又は２に
    記載の実装構造体。
  4. 【請求項４】 前記の上層及び下層の半導体チップの平
    面が長方形状であって、上層及び下層の半導体チップの
    短辺側の縁部には入出力電極が形成され、下層の半導体
    チップの長辺に上層の半導体チップの長辺が交差するよ
    うに上層の半導体チップが下層の半導体チップを跨って
    配置されて成る請求項1又は２に記載の実装構造体。
  5. 【請求項５】 前記下層の半導体チップと前記上層の半
    導体チップとを接合する補強用樹脂層を有する請求項１
    から４のいずれか一つに記載の実装構造体。
  6. 【請求項６】 前記回路基板と重積された複数の半導体
    チップとの間隙を充填する封止部を有する請求項１から
    ５のいずれか一つに記載の実装構造体。
  7. 【請求項７】 回路基板と、該回路基板上に重積してフ
    リップチップ搭載された２層以上の半導体チップと、各
    層の半導体チップの回路形成面の縁部に配置した入出力
    電極を回路基板上の配線電極上に接続する導電性接続部
    材とからなる半導体チップの実装構造体の製造方法であ
    って、 前記入出力電極を下層の半導体チップの外縁より外側に
    配列した上層側の半導体チップを、前記下層の半導体チ
    ップ上に集積し、前記上層側の半導体チップの入出力電
    極と回路基板上の対応する配線電極とを別体の導電性接
    続部材を介して接続して、回路基板上に搭載する工程を
    含む半導体チップの実装構造体の製造方法。
  8. 【請求項８】 前記の工程を繰り返して半導体チップを
    重積する請求項７記載の製造方法。
  9. 【請求項９】 前記半導体チップを３層以上重積する請
    求項７又は８に記載の製造方法。
  10. 【請求項１０】 前記下層の半導体チップの回路形成面
    の反対面に接着性樹脂を塗布し、上層の半導体チップを
    下層の半導体チップに接合して重積する請求項７から９
    のいずれか一つに記載の製造方法。
  11. 【請求項１１】 前記回路基板の表面に段差を設け、上
    層側の半導体チップの入出力電極に対応する配線電極
    を、下層側の半導体チップの入出力電極に対応する配線
    電極よりも高くなるように配置する請求項７から１０の
    いずれか一つに記載の製造方法。
  12. 【請求項１２】 前記導電性接続部材が予め入出力電極
    に接合された半導体チップを用いる請求項７から１１の
    いずれか一つに記載の製造方法。
  13. 【請求項１３】 前記導電性接続部材が予め配線電極に
    接合された回路基板を用いる請求項７から１１のいずれ
    か一つに記載の製造方法。
  14. 【請求項１４】 前記回路基板上に複数の半導体チップ
    を重積した後、回路基板と半導体チップとの間隙に液状
    の封止樹脂を注入して封止部を形成する請求項７から１
    ３のいずれか一つに記載の製造方法。
  15. 【請求項１５】 前記半導体チップを回路基板に搭載す
    るに先立って、配線電極を除く回路基板表面の全面に、
    封止樹脂を塗布し、あるいは絶縁性シートを張り付けて
    封止部を形成する請求項７から１３のいずれか一つに記
    載の製造方法。
JP2001178525A 2001-06-13 2001-06-13 半導体チップの実装構造体及びその製造方法 Expired - Fee Related JP4536291B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001178525A JP4536291B2 (ja) 2001-06-13 2001-06-13 半導体チップの実装構造体及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001178525A JP4536291B2 (ja) 2001-06-13 2001-06-13 半導体チップの実装構造体及びその製造方法

Publications (2)

Publication Number Publication Date
JP2002373966A true JP2002373966A (ja) 2002-12-26
JP4536291B2 JP4536291B2 (ja) 2010-09-01

Family

ID=19019209

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001178525A Expired - Fee Related JP4536291B2 (ja) 2001-06-13 2001-06-13 半導体チップの実装構造体及びその製造方法

Country Status (1)

Country Link
JP (1) JP4536291B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003031760A (ja) * 2001-07-11 2003-01-31 Nec Kyushu Ltd 半導体装置
WO2006095602A1 (ja) * 2005-03-07 2006-09-14 Matsushita Electric Industrial Co., Ltd. 実装体及びその製造方法
JP2006310649A (ja) * 2005-04-28 2006-11-09 Sharp Corp 半導体装置パッケージおよびその製造方法、ならびに半導体装置パッケージ用一括回路基板
JP2011054652A (ja) * 2009-08-31 2011-03-17 Toppan Printing Co Ltd 半導体装置及びその製造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5731166A (en) * 1980-07-31 1982-02-19 Fujitsu Ltd Semiconductor device
JPH07221262A (ja) * 1994-02-07 1995-08-18 Hitachi Ltd 半導体モジュール
JPH0992780A (ja) * 1995-09-27 1997-04-04 Sony Corp 多層配線基板及び表面実装型電子部品の実装方法
JPH1084076A (ja) * 1996-09-05 1998-03-31 Hitachi Ltd 半導体装置およびその製造方法
JPH10242380A (ja) * 1997-02-27 1998-09-11 Hitachi Ltd 半導体装置およびその製造方法
JPH11204572A (ja) * 1998-01-13 1999-07-30 Hitachi Ltd 半導体装置の実装構造体及びその製造方法
JP2001274317A (ja) * 2000-03-27 2001-10-05 Toshiba Corp 半導体装置及び半導体装置の実装方法
JP2002033443A (ja) * 2000-07-18 2002-01-31 Toshiba Corp 半導体モジュール

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5731166A (en) * 1980-07-31 1982-02-19 Fujitsu Ltd Semiconductor device
JPH07221262A (ja) * 1994-02-07 1995-08-18 Hitachi Ltd 半導体モジュール
JPH0992780A (ja) * 1995-09-27 1997-04-04 Sony Corp 多層配線基板及び表面実装型電子部品の実装方法
JPH1084076A (ja) * 1996-09-05 1998-03-31 Hitachi Ltd 半導体装置およびその製造方法
JPH10242380A (ja) * 1997-02-27 1998-09-11 Hitachi Ltd 半導体装置およびその製造方法
JPH11204572A (ja) * 1998-01-13 1999-07-30 Hitachi Ltd 半導体装置の実装構造体及びその製造方法
JP2001274317A (ja) * 2000-03-27 2001-10-05 Toshiba Corp 半導体装置及び半導体装置の実装方法
JP2002033443A (ja) * 2000-07-18 2002-01-31 Toshiba Corp 半導体モジュール

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003031760A (ja) * 2001-07-11 2003-01-31 Nec Kyushu Ltd 半導体装置
JP4633971B2 (ja) * 2001-07-11 2011-02-16 ルネサスエレクトロニクス株式会社 半導体装置
WO2006095602A1 (ja) * 2005-03-07 2006-09-14 Matsushita Electric Industrial Co., Ltd. 実装体及びその製造方法
US7911064B2 (en) 2005-03-07 2011-03-22 Panasonic Corporation Mounted body and method for manufacturing the same
JP2006310649A (ja) * 2005-04-28 2006-11-09 Sharp Corp 半導体装置パッケージおよびその製造方法、ならびに半導体装置パッケージ用一括回路基板
JP2011054652A (ja) * 2009-08-31 2011-03-17 Toppan Printing Co Ltd 半導体装置及びその製造方法

Also Published As

Publication number Publication date
JP4536291B2 (ja) 2010-09-01

Similar Documents

Publication Publication Date Title
US6621172B2 (en) Semiconductor device and method of fabricating the same, circuit board, and electronic equipment
US7521283B2 (en) Manufacturing method of chip integrated substrate
US7723839B2 (en) Semiconductor device, stacked semiconductor device, and manufacturing method for semiconductor device
KR100401020B1 (ko) 반도체칩의 스택킹 구조 및 이를 이용한 반도체패키지
KR100199962B1 (ko) 반도체 장치 및 그 제조방법
JP4703980B2 (ja) 積層型ボールグリッドアレイパッケージ及びその製造方法
US7504717B2 (en) Semiconductor device
US5612259A (en) Method for manufacturing a semiconductor device wherein a semiconductor chip is mounted on a lead frame
JP2001223324A (ja) 半導体装置
KR101245454B1 (ko) 비대칭적으로 배열된 다이 및 몰딩을 포함하는 멀티패키지 모듈
JPH07153903A (ja) 半導体装置パッケージ
CN101872757B (zh) 凹穴芯片封装结构及使用其的层叠封装结构
JP2000031309A (ja) チップスタックパッケ―ジ
JPH10199924A (ja) 半導体チップパッケージとその製造方法及びそれを用いた積層パッケージ
JP2001077294A (ja) 半導体装置
JP2010050150A (ja) 半導体装置及び半導体モジュール
JP2004281919A (ja) 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法
US6737590B2 (en) Tape circuit board and semiconductor chip package including the same
JP4536291B2 (ja) 半導体チップの実装構造体及びその製造方法
JP3867796B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
KR100443516B1 (ko) 적층 패키지 및 그 제조 방법
US8022515B2 (en) Semiconductor device
WO2012086107A1 (ja) 電子部品実装構造中間体、電子部品実装構造体および電子部品実装構造体の製造方法
JP2002237566A (ja) 半導体装置の３次元実装構造体とその製造方法
JP2004087895A (ja) パッケージ部品およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080221

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091102

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091110

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091214

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100525

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100616

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130625

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees