JP3791501B2 - 回路基板、半導体装置、半導体製造装置、回路基板の製造方法および半導体装置の製造方法 - Google Patents

回路基板、半導体装置、半導体製造装置、回路基板の製造方法および半導体装置の製造方法 Download PDF

Info

Publication number
JP3791501B2
JP3791501B2 JP2003048817A JP2003048817A JP3791501B2 JP 3791501 B2 JP3791501 B2 JP 3791501B2 JP 2003048817 A JP2003048817 A JP 2003048817A JP 2003048817 A JP2003048817 A JP 2003048817A JP 3791501 B2 JP3791501 B2 JP 3791501B2
Authority
JP
Japan
Prior art keywords
semiconductor chip
circuit board
tape substrate
bonding stage
end position
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003048817A
Other languages
English (en)
Other versions
JP2004259922A (ja
Inventor
道義 高野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2003048817A priority Critical patent/JP3791501B2/ja
Priority to US10/785,709 priority patent/US20040217470A1/en
Publication of JP2004259922A publication Critical patent/JP2004259922A/ja
Application granted granted Critical
Publication of JP3791501B2 publication Critical patent/JP3791501B2/ja
Priority to US11/674,705 priority patent/US20070124928A1/en
Priority to US12/364,756 priority patent/US8136238B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4842—Mechanical treatment, e.g. punching, cutting, deforming, cold welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7525—Means for applying energy, e.g. heating means
    • H01L2224/75251—Means for applying energy, e.g. heating means in the lower part of the bonding apparatus, e.g. in the apparatus chuck
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7525—Means for applying energy, e.g. heating means
    • H01L2224/75252—Means for applying energy, e.g. heating means in the upper part of the bonding apparatus, e.g. in the bonding head
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/757—Means for aligning
    • H01L2224/75743—Suction holding means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83102—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49144—Assembling to base an electrical component, e.g., capacitor, etc. by metal fusion
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49146—Assembling to base an electrical component, e.g., capacitor, etc. with encapsulating, e.g., potting, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、回路基板、半導体装置、半導体製造装置、回路基板の製造方法および半導体装置の製造方法に関し、特に、ＣＯＦ（チップ・オン・フィルム）におけるＦＤＢ（フェイス・ダウン・ボンディング）に適用して好適なものである。
【０００２】
【従来の技術】
従来の半導体装置では、例えば、特許文献１に開示されているように、加熱・加圧下でのＡｕ−Ａｕ接合により、ＣＯＦにおけるＦＤＢを実現する方法があった。
図１３は、従来の半導体装置の製造方法を示す断面図である。
【０００３】
図１３（ａ）において、テープ基板１１１には、インナーリードとしてＣｕ配線層１１２が形成され、Ｃｕ配線層１１２の周囲は保護膜１１３で覆われるとともに、Ｃｕ配線層１１２の露出部分はＡｕメッキ層１１４で覆われている。
なお、テープ基板１１１としては、例えば、ポリイミドフィルムなどを用いることができ、保護膜１１３としては、例えば、ソルダレジストなどを用いることができる。
【０００４】
一方、半導体チップ１１５には、パッド電極１１６が設けられ、パッド電極１１６の周囲は保護膜１１７で覆われるとともに、パッド電極１１６上には、高さＨ２のＡｕバンプ電極１１８が形成されている。
なお、パッド電極１１６としては、例えば、Ａｌなどを用いることができ、保護膜１１７としては、例えば、シリコン酸化膜またはシリコン窒化膜などを用いることができる。
【０００５】
そして、半導体チップ１１５をテープ基板１１１に実装する場合、図１３（ｂ）に示すように、加熱されたボンディングステージ１０２上にテープ基板１１１を載置する。そして、半導体チップ１１５をボンディングヘッド１０１で吸着保持しながら、Ａｕメッキ層１１４で覆われたＣｕ配線層１１２上にＡｕバンプ電極１１８を押し付ける。
【０００６】
ここで、Ａｕメッキ層１１４で覆われたＣｕ配線層１１２上にＡｕバンプ電極１１８を押し付けると、Ａｕバンプ電極１１８下のテープ基板１１１が沈み込み、半導体チップ１１５の端部と、Ａｕメッキ層１１４で覆われたＣｕ配線層１１２との間のクリアランスＣＬが減少するため、半導体チップ１１５の端部がＡｕメッキ層１１４に接触することがある。
【０００７】
このため、従来の半導体装置では、半導体チップ１１５の端部がＡｕメッキ層１１４に接触することを防止するため、Ａｕバンプ電極１１８の高さＨ２を高くしていた。
例えば、半導体チップ１１５をテープ基板１１１に実装した場合、半導体チップ１１５の端部と、Ａｕメッキ層１１４で覆われたＣｕ配線層１１２との間のクリアランスＣＬは１０〜１２μｍ程度となり、半導体チップ１１５の端部がＡｕメッキ層１１４に接触することを防止するため、Ａｕバンプ電極１１８の高さＨ２は２２．５μｍ程度に設定されていた。
【０００８】
【特許文献１】
特開２００１−２９８０４６号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、Ａｕバンプ電極１１８の高さＨ２を高くすると、Ａｕバンプ電極１１８は、１個の半導体チップ１１５当たり４００〜５００個程度設けられることもあり、コストアップの要因となるとともに、Ａｕバンプ電極１１８間の高さＨ２のバラツキが大きくなり、Ａｕバンプ電極１１８の接続信頼性が劣化するという問題があった。
【００１０】
そこで、本発明の目的は、バンプ電極の高さを抑制しつつ、半導体チップの端部とテープ基板のリード端子との間のクリアランスを増加させることが可能な回路基板、半導体装置、半導体製造装置、回路基板の製造方法および半導体装置の製造方法を提供することである。
【００１１】
【課題を解決するための手段】
上述した課題を解決するために、請求項１記載の回路基板によれば、チップを搭載するチップ搭載領域と、前記チップ搭載領域の境界が下側に向かって沈み込んでからさらに、前記チップ搭載領域の周囲が外側に向かって下向きに傾斜するように成型された実装基板と、前記チップ搭載領域にかかるようにして、前記実装基板上に形成されたリード端子とを備えることを特徴とする。
【００１２】
これにより、実装基板とチップ面との間の間隔を広げることなく、チップの端部から実装基板を遠ざけることが可能となる。
このため、チップと実装基板とを接合する電極の高さを高くすることなく、チップの端部が実装基板に接触することを防止することが可能となり、チップと実装基板との間の接続信頼性を向上させることが可能となる。
【００１３】
また、請求項２記載の半導体装置によれば、リード端子が形成された回路基板と、バンプ電極を介して前記リード端子に接合された半導体チップと、前記回路基板に設けられ、前記半導体チップの端部位置に対応して配置された凹部と、前記端部位置の外周部に設けられ、前記回路基板を外側に向かって下向きに傾斜させた傾斜部とを備えることを特徴とする。
【００１４】
これにより、回路基板が半導体チップの端部から遠ざかるように、回路基板を湾曲させ、かつ、折り曲げることが可能となり、バンプ電極の高さを高くすることなく、半導体チップの端部が回路基板に接触することを防止することが可能となる。
このため、バンプ電極に使用される材料を減らして、コストダウンを図ることが可能となるとともに、バンプ電極間の高さの均一性を向上させて、半導体チップと回路基板との間の接続信頼性を向上させることが可能となる。
【００１５】
また、請求項３記載の半導体装置によれば、前記凹部および傾斜部と前記平坦部との境界は、前記リード端子と前記半導体チップのバンプ電極の端部より外側で前記半導体チップの端部より内側の位置に対応して配置されていることを特徴とする。
これにより、回路基板に凹部および傾斜部を設けることで、回路基板上のリード端子を半導体チップの端部から遠ざけることが可能となり、半導体チップの端部が回路基板に接触した場合においても、半導体チップがリード端子とショートすることを防止することができる。
【００１６】
また、請求項４記載の半導体装置によれば、前記凹部および傾斜部は、前記バンプ電極と前記半導体チップの端部位置との間の領域を含むことを特徴とする。これにより、凹部および傾斜部の位置がばらついた場合においても、バンプ電極の高さに影響を与えることなく、半導体チップの端部から実装基板を遠ざけることが可能となり、半導体チップの端部が回路基板に接触することを防止することが可能となる。
【００１７】
また、請求項５記載の半導体製造装置によれば、回路基板を支えるボンディングステージと、前記回路基板上に半導体チップを搭載する搭載手段と、前記ボンディングステージに設けられ、前記半導体チップの端部位置に対応して配置された溝または孔のいずれか少なくとも一方と、前記端部位置の外周部に設けられ、前記ボンディングステージを外側に向かって下向きに傾斜させた傾斜面とを備えることを特徴とする。
【００１８】
これにより、ボンディングステージ上に回路基板を載置することで、半導体チップの搭載を可能としつつ、半導体チップの端部位置に対応して配置された凹部およびその外周部に配置された傾斜部を回路基板に一括して形成することが可能となる。
このため、製造工程および回路基板の複雑化を抑制しつつ、半導体チップの端部と回路基板のリード端子との間のクリアランスを増加させることが可能となり、バンプ電極の高さを低減させて、コストダウンを図ることが可能となるとともに、バンプ電極間の高さの均一性を向上させて、半導体チップと回路基板との間の接続信頼性を向上させることが可能となる。
【００１９】
また、請求項６記載の半導体製造装置によれば、前記ボンディングステージに設けられた溝または孔を吸引する吸引手段と、前記回路基板の加熱状態に基づいて、前記吸引手段による吸引タイミングを制御する吸引制御手段とを備えることを特徴とする。
これにより、回路基板の変形による影響を回避しつつ、回路基板を軟化させることが可能となるとともに、回路基板のうち、半導体チップの端部位置に対応する部分を溝または孔内に引き込むことが可能となり、半導体チップの端部位置に対応して配置された凹部およびその外周部に配置された傾斜部を効率よく形成することが可能となる。
【００２０】
また、請求項７記載の半導体製造装置によれば、前記回路基板のうち、前記半導体チップの端部位置に対応する領域を局所的に加熱する加熱手段をさらに備えることを特徴とする。
これにより、回路基板全体の軟化を抑制しつつ、半導体チップの端部位置に対応する領域を効率よく軟化させることが可能となり、半導体チップのマウント精度の劣化を抑制しつつ、半導体チップの端部位置に対応して配置された凹部およびその外周部に配置された傾斜部を効率よく形成することが可能となる。
【００２１】
また、請求項８記載の半導体製造装置によれば、前記加熱手段はレーザ照射手段であることを特徴とする。
これにより、半導体チップの端部位置に対応する領域を局所的に軟化させることが可能となり、半導体チップの搭載を可能としつつ、半導体チップの端部位置に対応して配置された凹部およびその外周部に配置された傾斜部を効率よく形成することが可能となる。
【００２２】
また、請求項９記載の半導体製造装置によれば、半導体チップを保持するボンディングヘッドと、前記ボンディングヘッドの温度を制御する第１温度制御手段と、テープ基板を支えるボンディングステージと、前記ボンディングステージの温度を制御する第２温度制御手段と、前記ボンディングステージに設けられ、前記半導体チップの端部位置に対応して配置された吸引溝または吸引孔のいずれか少なくとも一方と、前記端部位置の外周部に設けられ、前記ボンディングステージを外側に向かって下向きに傾斜させた傾斜面と、前記吸引溝または吸引孔を吸引する真空ポンプと、前記テープ基板をクランプするクランプ手段と、前記半導体チップの画像認識を行う第１画像認識手段と、前記テープ基板の画像認識を行う第２画像認識手段と、前記第２画像認識手段による画像認識結果に基づいて、前記ボンディングステージのＸ・Ｙ・θ方向の位置合わせを行う第１位置合わせ手段と、前記第１および第２画像認識手段による画像認識結果に基づいて、前記ボンディングヘッドのＸ・Ｙ・θ方向の位置合わせを行う第２位置合わせ手段と、前記第１位置合わせ手段によるボンディングステージの位置合わせ後に、前記ボンディングステージを前記テープ基板に押し付ける第１押し付け手段と、前記第２位置合わせ手段によるボンディングヘッドの位置合わせ後に、前記ボンディングヘッドで保持された半導体チップを前記テープ基板に押し付ける第２押し付け手段とを備えることを特徴とする。
【００２３】
これにより、テープ基板を軟化させることを可能としつつ、ボンディングステージ上にテープ基板を精度よく載置することが可能となり、ボンディングステージをテープ基板に押し付けつつ、ボンディングステージに形成された溝または孔内にテープ基板を引き込むことで、半導体チップの端部位置に対応して配置された凹部およびその外周部に配置された傾斜部をテープ基板に精度よく形成することが可能となる。
【００２４】
このため、マウント精度を劣化させることなく、半導体チップの端部とテープ基板のリード端子との間のクリアランスを増加させることが可能となり、バンプ電極の高さを低減させて、コストダウンを図ることが可能となるとともに、バンプ電極間の高さの均一性を向上させて、半導体チップとテープ基板との間の接続信頼性を向上させることが可能となる。
【００２５】
また、請求項１０記載の半導体製造装置によれば、前記溝または孔は、前記半導体チップに設けられたバンプ電極と前記半導体チップの端部位置との間の領域を含むことを特徴とする。
これにより、半導体チップの実装位置がばらついた場合においても、バンプ電極の高さに影響を与えることなく、半導体チップの端部から回路基板を遠ざけることが可能となり、半導体チップの端部が回路基板に接触することを防止することが可能となる。
【００２６】
また、請求項１１記載の半導体製造装置によれば、前記溝または孔は面取りまたはアール加工が施されていることを特徴とする。
これにより、ボンディングステージに形成された溝または孔内に回路基板が引き込まれた場合においても、回路基板が損傷を受けることを防止することが可能となる。
【００２７】
また、請求項１２記載の半導体装置の製造方法によれば、半導体チップの端部位置に対応して溝または孔の少なくとも一方が配置されるとともに、前記端部位置の外周部に外側に向かって下向きに傾斜する傾斜面が設けられたボンディングステージを用いて、回路基板の裏面を支える工程と、前記ボンディングステージに設けられた溝または孔を吸引する工程と、前記溝または孔を吸引しながら、前記半導体チップを前記回路基板上に搭載する工程と、前記回路基板上に搭載された半導体チップを樹脂封止する工程とを備えることを特徴とする。
【００２８】
これにより、ボンディングステージ上に回路基板が固定された状態で、半導体チップを回路基板に搭載することが可能となるとともに、半導体チップの端部位置に対応して配置された凹部およびその外周部に配置された傾斜部を回路基板に精度よく形成することが可能となる。
このため、半導体チップを回路基板上に精度よくマウントすることを可能としつつ、半導体チップの端部と回路基板のリード端子との間のクリアランスを増加させることが可能となり、半導体チップと回路基板との間の接続信頼性を向上させることが可能となるとともに、半導体チップの接触不良を低減させることが可能となる。
【００２９】
また、請求項１３記載の半導体装置の製造方法によれば、回路基板上のインナーリードの内側の領域に樹脂を塗布する工程と、半導体チップの端部位置に対応して溝または孔の少なくとも一方が配置されるとともに、前記端部位置の外周部に外側に向かって下向きに傾斜する傾斜面が設けられたボンディングステージを用いて、前記回路基板の裏面を支える工程と、前記ボンディングステージに設けられた溝または孔を吸引する工程と、前記溝または孔を吸引しながら、前記半導体チップを前記回路基板上に搭載する工程とを備えることを特徴とする。
【００３０】
これにより、ボンディングステージ上に回路基板が固定された状態で、半導体チップを回路基板に搭載することを可能としつつ、半導体チップの端部位置に対応して配置された凹部およびその外周部に配置された傾斜部を回路基板に精度よく形成することが可能となるとともに、半導体チップを回路基板に搭載することで、半導体チップを樹脂封止することが可能となる。
【００３１】
このため、製造工程の簡略化を図りつつ、半導体チップの端部と回路基板のリード端子との間のクリアランスを増加させることが可能となり、半導体チップと回路基板との間の接続信頼性を向上させることが可能となるとともに、半導体チップの接触不良を低減させることが可能となる。
また、請求項１４記載の半導体装置の製造方法によれば、半導体チップの端部位置に対応して溝または孔の少なくとも一方が配置されるとともに、前記端部位置の外周部に外側に向かって下向きに傾斜する傾斜面が設けられたボンディングステージを用いて、回路基板の裏面を支える工程と、前記半導体チップを前記回路基板上に搭載する工程と、前記半導体チップの搭載後に、前記ボンディングステージに設けられた溝または孔を吸引する工程とを備えることを特徴とする。
【００３２】
これにより、半導体チップを回路基板に搭載することを可能としつつ、回路基板を十分に軟化させた状態で、ボンディングステージに設けられた溝または孔内に回路基板を引き込むことができ、半導体チップの端部位置に対応して配置された凹部およびその外周部に配置された傾斜部を回路基板に効率よく形成することが可能となる。
【００３３】
このため、半導体チップの端部と回路基板のリード端子との間のクリアランスを増加させて、バンプ電極の高さを低減させることが可能となり、バンプ電極のコストダウンを図ることが可能となるとともに、バンプ電極間の高さの均一性を向上させて、半導体チップと回路基板との間の接続信頼性を向上させることが可能となる。
【００３４】
また、請求項１５記載の半導体装置の製造方法によれば、前記溝または孔の吸引時に前記回路基板を加熱する工程をさらに備えることを特徴とする。
これにより、回路基板を軟化させることが可能となり、回路基板を溝または孔内に効率よく引き込むことを可能として、半導体チップの端部位置に対応して配置された凹部およびその外周部に配置された傾斜部を効率よく形成することが可能となる。
【００３５】
また、請求項１６記載の半導体装置の製造方法によれば、半導体チップの端部位置に対応して凹部が形成されるとともに、前記凹部の外周部に外側に向かって下向きに傾斜する傾斜部が設けられた回路基板を搬送する工程と、前記搬送された回路基板上に前記半導体チップを搭載する工程と、前記回路基板上に搭載された半導体チップを樹脂封止する工程とを備えることを特徴とする。
【００３６】
これにより、半導体チップの端部位置に対応して凹部が形成されるとともに、前記凹部の外周部に傾斜が設けられた回路基板を用いて、半導体チップを実装することが可能となり、半導体チップの端部位置と回路基板との間のクリアランスを増大させることが可能となる。
このため、バンプ電極の高さを高くすることなく、半導体チップの端部が回路基板に接触することを防止することが可能となり、バンプ電極に使用される材料を減らして、コストダウンを図ることが可能となるとともに、バンプ電極間の高さの均一性を向上させて、半導体チップと回路基板との間の接続信頼性を向上させることが可能となる。
【００３７】
また、請求項１７記載の半導体装置の製造方法によれば、テープ基板を搬送する工程と、前記搬送されたテープ基板をクランプする工程と、前記テープ基板の画像認識を行う工程と、前記テープ基板の画像認識結果に基づいて、半導体チップの端部位置の外周部に対応して傾斜面が設けられたボンディングステージのＸ・Ｙ・θ方向の位置合わせを行う工程と、前記位置合わせされたボンディングステージを前記テープ基板の裏面に押し付け、前記ボンディングステージに設けられた外側に向かって下向きに傾斜する傾斜面に沿って前記テープ基板を折り曲げる工程と、前記ボンディングステージに設けられた溝または孔を介して、半導体チップの端部位置に対応する領域を吸引する工程と、前記ボンディングステージに押し付けられたテープ基板および前記半導体チップの画像認識を行う工程と、前記テープ基板および前記半導体チップの画像認識結果に基づいて、前記半導体チップを保持するボンディングヘッドのＸ・Ｙ・θ方向の位置合わせを行う工程と、前記位置合わせされたボンディングヘッドで保持される半導体チップを前記テープ基板上に押し付ける工程と、前記ボンディングヘッドから放射される輻射熱を用いて、前記テープ基板をフォーミングする工程と、前記ボンディングヘッドの押し付けを解除する工程と、前記ボンディングステージの押し付けを解除する工程と、前記クランプを解除する工程とを備えることを特徴とする。
【００３８】
これにより、ボンディングステージ上にテープ基板を精度よく載置することを可能としつつ、半導体チップの端部位置近傍のテープ基板を効率よく軟化させることが可能となる。
このため、ボンディングステージに形成された溝または孔内にテープ基板を引き込むことにより、テープ基板全体の変形を抑制しつつ、半導体チップの端部位置に対応して配置された凹部およびその外周部に配置された傾斜部をテープ基板に精度よく形成することが可能となる。
【００３９】
この結果、マウント精度の劣化および製造工程の複雑化を抑制しつつ、半導体チップの端部とテープ基板のリード端子との間のクリアランスを増加させることが可能となり、バンプ電極の高さを低減させて、コストダウンを図ることが可能となるとともに、バンプ電極間の高さの均一性を向上させて、半導体チップとテープ基板との間の接続信頼性を向上させることが可能となる。
【００４０】
また、請求項１８記載の回路基板の製造方法によれば、実装基板上にリード端子を形成する工程と、前記実装基板の金型成型を行うことにより、半導体チップの端部位置に対応して配置された凹部および前記凹部の外周部に配置された外側に向かって下向きに傾斜する傾斜部を形成する工程とを備えることを特徴とする。
これにより、製造工程の複雑化を抑制しつつ、半導体チップの端部位置に対応して配置された凹部および前記凹部の外周部に配置された傾斜部を回路基板に安定して形成することができ、スループットの劣化を抑制しつつ、半導体チップの端部と回路基板のリード端子との間のクリアランスを増大することが可能となる。
【００４１】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置およびその製造方法について、図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体製造装置の概略構成を示す斜視図である。
【００４２】
図１において、テープ基板１上には、半導体チップ４を搭載する半導体チップ搭載領域２が設けられるとともに、半導体チップ搭載領域２にかかるように、インナーリード３が形成されている。なお、テープ基板１は、例えば、ポリイミドフィルムなどで構成することができ、インナーリード３は、例えば、ＡｕメッキされたＣｕ配線層で構成することができる。
【００４３】
そして、テープ基板１の上方には、半導体チップ４を吸着するボンディングヘッド１２が設けられ、ボンディングヘッド１２にはヒータ１１が取り付けられている。そして、ボンディングヘッド１２は、半導体チップ４を吸引する真空ポンプ１４に接続されるとともに、ヒータ１１は、ボンディングヘッド１２の温度を制御する温度制御装置１３に接続されている。
【００４４】
また、テープ基板１の上方には、テープ基板１および半導体チップ４の画像認識を行うカメラ２０ａが設けられ、ボンディングヘッド１２は、カメラ２０ａによる画像認識結果に基づいて、ＸＹ方向の位置およびＸＹ面内での回転角θが制御される。
また、テープ基板１の下方には、テープ基板１の半導体チップ搭載領域２を固定するボンディングステージ１６が設けられている。ここで、ボンディングステージ１６上には吸引溝１７が設けられ、この吸引溝１７は半導体チップ搭載領域２の境界に対応して配置されるとともに、吸引溝１７の外周部には傾斜面１６ａが設けられている。
【００４５】
そして、ボンディングステージ１６は、吸引溝１７内を吸引する真空ポンプ１８に接続されるとともに、ボンディングステージ１６にはヒータ１５が取り付けられ、ヒータ１５は、ボンディングステージ１６の温度を制御する温度制御装置１９に接続されている。
また、テープ基板１の下方には、テープ基板１の画像認識を行うカメラ２０ｂが設けられ、ボンディングステージ１６は、カメラ２０ｂによる画像認識結果に基づいて、ＸＹ方向の位置およびＸＹ面内での回転角θが制御される。
【００４６】
さらに、テープ基板１の上下には、半導体チップ搭載領域２の周囲を上下から挟み込むことにより、テープ基板１をクランプするテープ押え枠２１ａ、２１ｂがそれぞれ設けられている。
なお、図１の実施形態では、ボンディングステージ１６上に吸引溝１７を設ける方法について示したが、半導体チップ搭載領域２の境界に対応して吸引孔を配置するようにしてもよく、吸引溝または吸引孔は、インナーリード３の存在領域に対応して配置してもよい。
【００４７】
図２は、本発明の第１実施形態に係る半導体装置の製造方法を示すフローチャートである。
図２において、ヒータ１１がオンされ、温度制御装置１３によりボンディングヘッド１２の温度が調整されるとともに、真空ポンプ１４がオンされ、半導体チップ４がボンディングヘッド１２で吸着保持されている。また、ヒータ１５がオンされ、温度制御装置１９によりボンディングステージ１６の温度が調整されている。
【００４８】
そして、テープ基板１が搬送されると、テープ押え枠２１ａを下降させるとともに、テープ押え枠２１ｂを上昇させることにより、半導体チップ搭載領域２の周囲を上下から挟み込み、テープ基板１をクランプする（ステップＳ１）。
ここで、テープ押え枠２１ａ、２１ｂを用いてテープ基板１をクランプすることにより、ボンディングステージ１６でテープ基板１を支えることなく、テープ基板１の半導体チップ搭載領域２を平らに固定することが可能となる。
【００４９】
このため、テープ基板１の画像認識を精度よく行うことが可能となり、ボンディングステージ１６の位置合わせを精度よく行うことが可能となるとともに、ボンディングステージ１６をθ方向にも移動可能とすることで、テープ基板１のθ方向の位置ずれにも対応することが可能となる。
次に、ボンディングステージ１６の位置合わせが完了すると、ボンディングステージ１６を上昇させて、ボンディングステージ１６をテープ基板１の裏面に押し付けるとともに、真空ポンプ１８をオンし、吸引溝１７を介し、テープ基板１を吸引する（ステップＳ４）。
【００５０】
ここで、吸引溝１７は、半導体チップ搭載領域２の境界に対応して配置されているので、テープ基板１の半導体チップ搭載領域２の境界部分を効率よく吸引することができる。
また、ボンディングステージ１６には、吸引溝１７の外周部に傾斜部１６ａが設けられているので、ボンディングステージ１６でテープ基板１の裏面を突き上げることにより、半導体チップ搭載領域２を境界としてテープ基板１を折り曲げることが可能となる。
【００５１】
次に、テープ押え枠２１ａの枠内にカメラ２０ａを移動させ、カメラ２０ａを用いてテープ基板１および半導体チップ４の画像認識を行う（ステップＳ５、Ｓ６）。そして、テープ基板１および半導体チップ４の像認識結果に基づいて、ボンディングヘッド１２のＸ・Ｙ・θ方向の位置合わせを行う。
次に、ボンディングヘッド１２の位置合わせが完了すると、ボンディングヘッド１２を下降させ、ボンディングステージ１６により吸着保持されている半導体チップ４をテープ基板１上に搭載する（ステップＳ７）。
【００５２】
次に、ボンディングヘッド１２から放射される輻射熱を用いることにより、テープ基板１を軟化させ、吸引溝１７で吸引されている半導体チップ搭載領域２の境界部分を吸引溝１７内に引き込ませることにより、半導体チップ搭載領域２の境界位置を湾曲させるとともに、半導体チップ搭載領域２の外周部に傾斜部を形成する（ステップＳ８）。
【００５３】
ここで、半導体チップ搭載領域２の境界位置を湾曲させるとともに、半導体チップ搭載領域２の外周部を折り曲げることにより、半導体チップ４をテープ基板１上に搭載した際に、テープ基板１を半導体チップ４の端部から遠ざけることが可能となり、半導体チップ４の端部とテープ基板１との間のクリアランスを増加させることが可能となる。
【００５４】
また、ボンディングヘッド１２から放射される輻射熱を用いることにより、半導体チップ搭載領域２の境界部分を効率よく軟化させることが可能となり、熱によるテープ基板１全体の変形を抑制して、半導体チップ４のマウント精度の劣化を抑制することが可能となる。
次に、テープ基板１のフォーミングが完了すると、ボンディングヘッド１２を上昇させるとともに（ステップＳ９）、ボンディングステージ１６を降下させ（ステップＳ１０）、テープ基板１のクランプを解除して（ステップＳ１１）、テープ基板１を搬送する（ステップＳ１２）。
【００５５】
なお、吸引溝１７による真空吸着のタイミングは、テープ基板１の軟化状態や変形状態を考慮して変更することができる。
図３は、本発明の一実施形態に係る真空吸着のタイミングを示すタイミングチャートである。
図３において、ボンディングステージ１６を上昇させた後、テープ基板１の画像認識を行う前に、吸引溝１７を介してテープ基板１を真空吸着するとともに、ボンディングヘッド１２を上昇させた後、ボンディングステージ１６を下降させる前に、真空吸着を解除する。
【００５６】
これにより、テープ基板１がボンディングステージ１６上に固定された状態で、テープ基板１の画像認識を行うことが可能となり、ボンディングステージ１６の位置合わせ精度を向上させることが可能となる。
次に、図３（ｂ）において、ボンディングステージ１６の位置合わせを行った後、ボンディングステージ１６を上昇させる前に、吸引溝１７を介してテープ基板１を真空吸着するとともに、ボンディングヘッド１２を上昇させた後、ボンディングステージ１６を下降させる前に、真空吸着を解除する。
【００５７】
これにより、ボンディングステージ１６の熱でテープ基板１が変形する前に、テープ基板１をボンディングステージ１６上に固定することが可能となるとともに、テープ基板１がボンディングステージ１６上に固定された状態で、テープ基板１の画像認識を行うことが可能となり、ボンディングステージ１６の位置合わせ精度をより一層向上させることが可能となる。
【００５８】
なお、図３（ｃ）に示すように、図３（ｂ）において、ボンディングステージ１６を上昇させながら、テープ基板１を真空吸着するようにしてもよい。
次に、図３（ｄ）において、半導体チップ４の画像認識を行った後、ボンディングヘッド１２を下降させる前に、吸引溝１７を介してテープ基板１を真空吸着するとともに、ボンディングヘッド１２を上昇させた後、ボンディングステージ１６を下降させる前に、真空吸着を解除する。
【００５９】
これにより、ボンディングヘッド１２から放射される輻射熱でテープ基板１を軟化させながら、テープ基板１を吸引溝１７内に吸引することが可能となり、半導体チップ４の端部に対応させて、テープ基板１を効率よく湾曲させることが可能となる。
次に、図３（ｅ）において、ボンディングヘッド１２を下降させた後、ボンディングヘッド１２を上昇させる前に、吸引溝１７を介してテープ基板１を真空吸着するとともに、ボンディングヘッド１２を上昇させた後、ボンディングステージ１６を下降させる前に、真空吸着を解除する。
【００６０】
これにより、ボンディングヘッド１２から放射される輻射熱でテープ基板１を十分に軟化させてから、テープ基板１を吸引溝１７内に吸引することが可能となり、半導体チップ４の端部に対応させて、テープ基板１を効率よく湾曲させることが可能となる。
なお、図３（ｆ）〜図３（ｈ）に示すように、図３（ａ）〜図３（ｃ）において、ボンディングヘッド１２を下降させた後、ボンディングヘッド１２を上昇させる前に、真空吸着を解除してもよく、また、図３（ｉ）〜図３（ｋ）に示すように、ボンディングヘッド１２を上昇させながら、真空吸着を解除してもよい。
【００６１】
これにより、ボンディングヘッド１２の輻射熱がテープ基板１に放射される量を制御することが可能となり、吸引溝１７内へのテープ基板１の引込量を容易に調整することが可能となる。
また、図３（ｌ）に示すように、テープ基板１を吸引溝１７内への真空吸着することなく、ボンディングヘッド１２の輻射熱により、テープ基板１を吸引溝１７の方向に撓ませるようにしてもよい。
【００６２】
図４、５は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
図４（ａ）において、テープ基板３１には、インナーリードとしてＣｕ配線層３２が形成され、Ｃｕ配線層３２の周囲は保護膜３３で覆われるとともに、Ｃｕ配線層３２の露出部分はＡｕメッキ層３４で覆われている。
【００６３】
なお、テープ基板３１としては、例えば、ポリイミドフィルムなどを用いることができ、保護膜３３としては、例えば、ソルダレジストなどを用いることができる。
一方、半導体チップ３５には、パッド電極３６が設けられ、パッド電極３６の周囲は保護膜３７で覆われるとともに、パッド電極３６上には、高さＨ１のＡｕバンプ電極３８が形成されている。
【００６４】
なお、パッド電極３６としては、例えば、Ａｌなどを用いることができ、保護膜３７としては、例えば、シリコン酸化膜またはシリコン窒化膜などを用いることができる。また、Ａｕバンプ電極３８の代わり、Ａｕメッキまたはハンダメッキなどの被膜処理が施されたＣｕバンプ電極やＮｉバンプ電極、あるいはハンダバンプなどを用いるようにしてもよい。
【００６５】
そして、テープ基板３１が搬送されると、テープ押え枠２１ａを下降させるとともに、テープ押え枠２１ｂを上昇させることにより、テープ基板３１をクランプする。
そして、ボンディングステージ１６をヒータ１５で加熱しながら、ボンディングステージ１６をテープ基板３１に押し付け、テープ基板３１がボンディングステージ１６の傾斜面１６ａに接触するように、テープ基板３１を突き上げる。
【００６６】
なお、ボンディングステージ１６をテープ基板３１に押し付ける場合、半導体チップ３５の端部が吸引溝１７上にくるように、ボンディングステージ１６の位置合わせを行う。
ここで、テープ押え枠２１ａ、２１ｂを用いてテープ基板２１をクランプすることにより、ボンディングステージ１６でテープ基板２１を支えることなく、テープ基板２１を平らに固定することが可能となり、ボンディングステージ１６の位置合わせを精度よく行うことが可能となる。
【００６７】
また、Ａｕバンプ電極３８が配置されるテープ面を沈み込ませることなく、半導体チップ３５の端部でテープ面を沈み込ませることが可能な位置に、吸引溝１７を配置することができ、例えば、Ａｕバンプ電極３８と半導体チップ３５の端部位置との間の領域が吸引溝１７上にくるように配置してもよい。また、吸引溝１７の代わりに、吸引孔を設けるようにしてもよく、吸引溝と吸引孔とを混在させて配置するようにしてもよい。
【００６８】
そして、図４（ｂ）に示すように、ボンディングステージ１６でテープ基板３１を突き上げつつ、吸引溝１７を介してテープ基板３１を吸引することにより、半導体チップ搭載領域の境界部分を吸引溝１７内に引き込ませ、半導体チップ３５の端部に対応して配置された湾曲部３１ａをテープ基板３１に形成するとともに、湾曲部３１ａの外周部に配置された傾斜部３１ｂをテープ基板３１に形成する。
【００６９】
そして、図５（ａ）に示すように、ボンディングヘッド１２で吸着保持された半導体チップ３５をテープ基板３１上に搬送し、Ａｕメッキ層３４で覆われたＣｕ配線層３２上にＡｕバンプ電極３８を押し付けることにより、Ａｕバンプ電極３８とＡｕメッキ層３４とを接合する。
そして、図５（ｂ）に示すように、ボンディングヘッド１２およびボンディングステージ１６を除去するとともに、テープ押え枠２１ａ、２１ｂによるクランプを解除する。
【００７０】
そして、図５（ｃ）に示すように、テープ基板３１に搭載された半導体チップ３５の周囲に樹脂３９を注入することにより、半導体チップ３５を封止する。
ここで、テープ基板３１には、半導体チップ３５の端部に対応して湾曲部３１ａが形成されるとともに、湾曲部３１ａの外周部には傾斜部３１ｂが形成されるので、テープ基板３１が半導体チップ３５の端部から遠ざかるように、テープ基板３１を逃がすことが可能となり、Ａｕバンプ電極３８下のテープ基板３１が沈み込んだ場合においても、半導体チップ３５の端部とテープ基板３１との間のクリアランスＣＬ１を確保することが可能となる。
【００７１】
また、半導体チップ３５をテープ基板３１に搭載する前に、吸引溝１７を介してテープ基板３１を吸引することにより、ボンディングステージ１６上にテープ基板３１が固定された状態で、半導体チップ３５をテープ基板３１に搭載することが可能となるとともに、半導体チップ３５の端部位置に対応して配置された湾曲部３１ａおよび湾曲部３１ａの外周部に配置された傾斜部３１ｂを、テープ基板３１に精度よく形成することが可能となる。
【００７２】
このため、半導体チップ３５をテープ基板３１上に精度よくマウントすることを可能としつつ、Ａｕバンプ電極３８の高さＨ１を低くすることが可能となり、コストダウンを図りつつ、半導体チップ３５とテープ基板３１との間の接続信頼性を向上させることが可能となるとともに、半導体チップ３５の接触不良を低減させることが可能となる。
【００７３】
図６、７は、本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。
図６（ａ）において、テープ基板４１には、インナーリードとしてＣｕ配線層４２が形成され、Ｃｕ配線層４２の周囲は保護膜４３で覆われるとともに、Ｃｕ配線層４２の露出部分はＡｕメッキ層４４で覆われている。
【００７４】
一方、半導体チップ４５には、パッド電極４６が設けられ、パッド電極４６の周囲は保護膜４７で覆われるとともに、パッド電極４６上には、Ａｕバンプ電極４８が形成されている。
そして、テープ基板４１が搬送されると、テープ押え枠２１ａを下降させるとともに、テープ押え枠２１ｂを上昇させることにより、テープ基板４１をクランプする。
【００７５】
そして、ボンディングステージ１６をヒータ１５で加熱しながら、ボンディングステージ１６をテープ基板４１に押し付け、テープ基板４１がボンディングステージ１６の傾斜面１６ａに接触するように、テープ基板４１を突き上げるとともに、Ｃｕ配線層４２の内側に封止樹脂４９を塗布する。
なお、ボンディングステージ１６をテープ基板４１に押し付ける場合、半導体チップ４５の端部が吸引溝１７上にくるように、ボンディングステージ１６の位置合わせを行う。
【００７６】
そして、図６（ｂ）に示すように、ボンディングステージ１６でテープ基板４１を突き上げつつ、吸引溝１７を介してテープ基板４１を吸引することにより、半導体チップ搭載領域の境界部分を吸引溝１７内に引き込ませ、半導体チップ４５の端部に対応して配置された湾曲部４１ａをテープ基板４１に形成するとともに、湾曲部４１ａの外周部に配置された傾斜部４１ｂをテープ基板４１に形成する。
【００７７】
そして、図７（ａ）に示すように、ボンディングヘッド１２で吸着保持された半導体チップ４５をテープ基板４１上に搬送し、Ａｕメッキ層４４で覆われたＣｕ配線層４２上にＡｕバンプ電極４８を押し付けることにより、Ａｕバンプ電極４８とＡｕメッキ層４４とを接合するとともに、テープ基板５１に搭載された半導体チップ４５の周囲を封止樹脂４９で封止する。
【００７８】
そして、図７（ｂ）に示すように、ボンディングヘッド１２およびボンディングステージ１６を除去するとともに、テープ押え枠２１ａ、２１ｂによるクランプを解除する。
ここで、テープ基板４１には、半導体チップ４５の端部に対応して湾曲部４１ａが形成されるとともに、湾曲部４１ａの外周部には傾斜部４１ｂが形成されるので、Ａｕバンプ電極４８下のテープ基板４１が沈み込んだ場合においても、半導体チップ４５の端部とテープ基板４１との間のクリアランスを確保することが可能となる。
【００７９】
また、テープ基板４１上に封止樹脂４９を塗布してから、半導体チップ４５をテープ基板４１上に搭載することにより、Ａｕバンプ電極４８とＡｕメッキ層４４とを接合する際に、半導体チップ４５を封止樹脂４９で封止することが可能となる。
このため、半導体チップ４５をテープ基板４１上に搭載した後に、半導体チップ４５を封止樹脂で封止する必要がなくなるとともに、半導体チップ４５の端部とテープ基板４１との間のクリアランスを増加させることが可能となり、製造工程の簡略化を図りつつ、半導体チップ４５とテープ基板４１との間の接続信頼性を向上させることが可能となるとともに、半導体チップ４５の接触不良を低減させることが可能となる。
【００８０】
図８は、本発明の第４実施形態に係る半導体製造装置の概略構成を示す斜視図である。
図８において、テープ基板５１上には、半導体チップ５４を搭載する半導体チップ搭載領域５２が設けられるとともに、半導体チップ搭載領域５２にかかるように、インナーリード５３が形成されている。また、半導体チップ搭載領域５２の境界には凹部５１ａが形成されるとともに、凹部５１ａの外周部には傾斜部５１ｂが設けられている。
【００８１】
そして、テープ基板５１の上方には、半導体チップ５４を吸着するボンディングヘッド６２が設けられ、ボンディングヘッド６２にはヒータ６１が取り付けられている。そして、ボンディングヘッド６２は、半導体チップ５４を吸引する真空ポンプ６４に接続されるとともに、ヒータ６１は、ボンディングヘッド６２の温度を制御する温度制御装置６３に接続されている。
【００８２】
また、テープ基板６１の上方には、テープ基板５１および半導体チップ５４の画像認識を行うカメラ６８が設けられ、ボンディングヘッド７２は、カメラ６８による画像認識結果に基づいて、ＸＹ方向の位置およびＸＹ面内での回転角θが制御される。
また、テープ基板５１の下方には、テープ基板５１の半導体チップ搭載領域５２を固定するボンディングステージ６６が設けられるとともに、ボンディングステージ６６にはヒータ６５が取り付けられ、ヒータ６５は、ボンディングステージ６６の温度を制御する温度制御装置６７に接続されている。
【００８３】
図９は、本発明の第４実施形態に係る半導体装置の製造方法を示すフローチャートである。
図９において、ヒータ６１がオンされ、温度制御装置６３によりボンディングヘッド６２の温度が調整されるとともに、真空ポンプ６４がオンされ、半導体チップ５４がボンディングヘッド６２で吸着保持されている。また、ヒータ６５がオンされ、温度制御装置６７によりボンディングステージ６６の温度が調整されている。
【００８４】
そして、テープ基板５１が搬送されると、ボンディングステージ６６の位置を補正した後（ステップＳ１１）、ボンディングステージ６６を上昇させて、ボンディングステージ６６をテープ基板５１の裏面に押し付けるとともに、テープ基板５１を真空吸着して固定する（ステップＳ１２）。
次に、ボンディングステージ６６の上方にカメラ６８を移動させ、カメラ６８を用いてテープ基板５１および半導体チップ５４の画像認識を行う（ステップＳ１３、Ｓ１４）。そして、テープ基板５１および半導体チップ５４の像認識結果に基づいて、ボンディングヘッド６２のＸ・Ｙ・θ方向の位置合わせを行う。
【００８５】
次に、ボンディングヘッド６２の位置合わせが完了すると、ボンディングヘッド６２を下降させ、ボンディングステージ６６により吸着保持されている半導体チップ５４をテープ基板５１上に搭載する（ステップＳ１５）。
ここで、半導体チップ搭載領域５２の境界には凹部５１ａが予め形成されるとともに、凹部５１ａの外周部には傾斜部５１ｂが予め形成されているので、半導体チップ５４をテープ基板５１上に搭載した場合においても、テープ基板５１を半導体チップ５４の端部から遠ざけることが可能となり、半導体チップ５４の端部とテープ基板５１との間のクリアランスを増加させることが可能となる。
【００８６】
次に、ボンディングヘッド６２から放射される輻射熱を用いることにより、テープ基板５１をフォーミングする（ステップＳ１６）。
次に、テープ基板５１のフォーミングが完了すると、ボンディングヘッド６２を上昇させるとともに（ステップＳ１７）、ボンディングステージ６６を降下させ（ステップＳ１８）、テープ基板５１を搬送する（ステップＳ１９）。
【００８７】
図１０〜１２は、本発明の第５実施形態に係る半導体装置の製造方法を示す断面図である。
図１０（ａ）において、テープ基板７１には、インナーリードとしてＣｕ配線層７２が形成され、Ｃｕ配線層７２の周囲は保護膜７３で覆われるとともに、Ｃｕ配線層７２の露出部分はＡｕメッキ層７４で覆われている。
【００８８】
一方、金型８１ａには、半導体チップ７５の端部に対応して配置された凸部８２ａが設けられるとともに、凸部８２ａの外周部には傾斜面８３ａが設けられ、金型８１ｂには、凸部８２ａをはめ込み可能な凹部８２ｂが設けられるとともに、傾斜面８３ａに対向配置された傾斜面８３ｂが設けられている。
そして、図１０（ｂ）に示すように、テープ基板７１の半導体チップ搭載領域の境界に凸部８２ａが配置されるようにして、金型８１ａ、８１ｂでテープ基板７１を挟み込むことにより、半導体チップ７５の端部に対応して配置された凹部７１ａをテープ基板７１に形成するとともに、凹部７１ａの外周部に配置された傾斜部７１ｂをテープ基板７１に形成する。
【００８９】
一方、図１１（ａ）において、半導体チップ７５には、パッド電極７６が設けられ、パッド電極７６の周囲は保護膜７７で覆われるとともに、パッド電極７６上には、Ａｕバンプ電極７８が形成されている。そして、ボンディングステージ６６をヒータ６５で加熱しながら、凹部７１ａが形成されたテープ基板７１にボンディングステージ６６を押し付ける。
【００９０】
そして、図１１（ｂ）に示すように、ボンディングヘッド６２で吸着保持された半導体チップ７５をテープ基板７１上に搬送し、Ａｕメッキ層７４で覆われたＣｕ配線層７２上にＡｕバンプ電極７８を押し付けることにより、Ａｕバンプ電極７８とＡｕメッキ層７４とを接合する。
そして、図１２（ａ）に示すように、ボンディングヘッド６２およびボンディングステージ６６を除去し、図１２（ｂ）に示すように、テープ基板７１に搭載された半導体チップ７５の周囲に樹脂７９を注入することにより、半導体チップ７５を封止する。
【００９１】
ここで、テープ基板７１には、半導体チップ７５の端部に対応して凹部７１ａが予め形成されるとともに、凹部７１ａの外周部には傾斜部７１ｂが予め形成されているので、Ａｕバンプ電極７８下のテープ基板７１が沈み込んだ場合においても、半導体チップ７５の端部とテープ基板７１との間のクリアランスを確保することが可能となる。
【００９２】
また、金型成型を用いてテープ基板７１に凹部７１ａおよび傾斜部７１ｂを予め形成することにより、半導体チップ７５の搭載時にテープ基板７１を軟化させる必要がなくなり、半導体チップ７５の搭載時のテープ基板７１の変形を抑制して、半導体チップ７５をテープ基板７１上に安定して搭載することが可能となる。
【００９３】
このため、半導体チップ７５をテープ基板７１上に精度よくマウントすることを可能としつつ、Ａｕバンプ電極７８の高さを低くすることが可能となり、コストダウンを図りつつ、半導体チップ７５とテープ基板７１との間の接続信頼性を向上させることが可能となるとともに、半導体チップ７５の接触不良を低減させることが可能となる。
【００９４】
【発明の効果】
以上説明したように、本発明によれば、半導体チップの端部から遠ざかるように、回路基板を湾曲させ、かつ、折り曲げることにより、バンプ電極の高さを高くすることなく、半導体チップの端部が回路基板に接触することを防止することが可能となり、バンプ電極に使用される材料を減らして、コストダウンを図ることが可能となるとともに、バンプ電極間の高さの均一性を向上させて、半導体チップと回路基板との間の接続信頼性を向上させることが可能となる。
【図面の簡単な説明】
【図１】 本発明の第１実施形態に係る半導体製造装置の概略構成を示す斜視図である。
【図２】 本発明の第１実施形態に係る半導体装置の製造方法を示すフローチャートである。
【図３】 本発明の一実施形態に係る真空吸着のタイミングを示すタイミングチャートである。
【図４】 本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】 本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】 本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】 本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】 本発明の第４実施形態に係る半導体製造装置の概略構成を示す斜視図である。
【図９】 本発明の第４実施形態に係る半導体装置の製造方法を示すフローチャートである。
【図１０】 本発明の第５実施形態に係る半導体装置の製造方法を示す断面図である。
【図１１】 本発明の第５実施形態に係る半導体装置の製造方法を示す断面図である。
【図１２】 本発明の第５実施形態に係る半導体装置の製造方法を示す断面図である。
【図１３】 従来の半導体装置の製造方法を示す断面図である。
【符号の説明】
１、３１、４１、５１、７１ テープ基板、２、５２ 半導体チップ搭載領域、３、５３ インナーリード、４、３５、４５、５４、７５ 半導体チップ、１１、１５、６１、６５ ヒータ、１２、６２ ボンディングヘッド、１３、１８、６３、６７ 温度制御装置、１４、１９、６４ 真空ポンプ、１６、６６ ボンディングステージ、１６ａ 傾斜部、１７ 吸引溝、２０ａ、２０ｂ、６８ カメラ、２１ａ、２１ｂ テープ押え枠、３２、４２、７２ Ｃｕ配線層、３３、３７、４３、４７、５７、７３、７７ 保護膜、３４、４４、７４ Ａｕメッキ層、３６、４６、７６ パッド電極、３８、４８、７８ Ａｕバンプ電極、３１ａ、４１ａ、８１ａ 湾曲部、３１ｂ、４１ｂ、５１ｂ、７１ｂ、８３ａ、８３ｂ 傾斜部、３９、４９、７９ 封止樹脂、８１ａ、８１ｂ 金型、５１ａ、８２ａ 凸部、８２ｂ 凹部

Claims (18)

  1. チップを搭載するチップ搭載領域と、
    前記チップ搭載領域の境界が下側に向かって沈み込んでからさらに、前記チップ搭載領域の周囲が外側に向かって下向きに傾斜するように成型された実装基板と、
    前記チップ搭載領域にかかるようにして、前記実装基板上に形成されたリード端子とを備えることを特徴とする回路基板。
  2. リード端子が形成された回路基板と、
    バンプ電極を介して前記リード端子に接合された半導体チップと、
    前記回路基板に設けられ、前記半導体チップの端部位置に対応して配置された凹部と、
    前記端部位置の外周部に設けられ、前記回路基板を外側に向かって下向きに傾斜させた傾斜部とを備えることを特徴とする半導体装置。
  3. 前記凹部および傾斜部と前記平坦部との境界は、前記リード端子と前記半導体チップのバンプ電極の端部より外側で前記半導体チップの端部より内側の位置に対応して配置されていることを特徴とする請求項２記載の半導体装置。
  4. 前記凹部および傾斜部は、前記バンプ電極と前記半導体チップの端部位置との間の領域を含むことを特徴とする請求項２または３記載の半導体装置。
  5. 回路基板を支えるボンディングステージと、
    前記回路基板上に半導体チップを搭載する搭載手段と、
    前記ボンディングステージに設けられ、前記半導体チップの端部位置に対応して配置された溝または孔のいずれか少なくとも一方と、
    前記端部位置の外周部に設けられ、前記ボンディングステージを外側に向かって下向きに傾斜させた傾斜面とを備えることを特徴とする半導体製造装置。
  6. 前記ボンディングステージに設けられた溝または孔を吸引する吸引手段と、
    前記回路基板の加熱状態に基づいて、前記吸引手段による吸引タイミングを制御する吸引制御手段とを備えることを特徴とする請求項５記載の半導体製造装置。
  7. 前記回路基板のうち、前記半導体チップの端部位置に対応する領域を局所的に加熱する加熱手段をさらに備えることを特徴とする請求項５または６記載の半導体製造装置。
  8. 前記加熱手段はレーザ照射手段であることを特徴とする請求項７記載の半導体製造装置。
  9. 半導体チップを保持するボンディングヘッドと、
    前記ボンディングヘッドの温度を制御する第１温度制御手段と、
    テープ基板を支えるボンディングステージと、
    前記ボンディングステージの温度を制御する第２温度制御手段と、
    前記ボンディングステージに設けられ、前記半導体チップの端部位置に対応して配置された吸引溝または吸引孔のいずれか少なくとも一方と、
    前記端部位置の外周部に設けられ、前記ボンディングステージを外側に向かって下向きに傾斜させた傾斜面と、
    前記吸引溝または吸引孔を吸引する真空ポンプと、
    前記テープ基板をクランプするクランプ手段と、
    前記半導体チップの画像認識を行う第１画像認識手段と、
    前記テープ基板の画像認識を行う第２画像認識手段と、
    前記第２画像認識手段による画像認識結果に基づいて、前記ボンディングステージのＸ・Ｙ・θ方向の位置合わせを行う第１位置合わせ手段と、
    前記第１および第２画像認識手段による画像認識結果に基づいて、前記ボンディングヘッドのＸ・Ｙ・θ方向の位置合わせを行う第２位置合わせ手段と、
    前記第１位置合わせ手段によるボンディングステージの位置合わせ後に、前記ボンディングステージを前記テープ基板に押し付ける第１押し付け手段と、
    前記第２位置合わせ手段によるボンディングヘッドの位置合わせ後に、前記ボンディングヘッドで保持された半導体チップを前記テープ基板に押し付ける第２押し付け手段とを備えることを特徴とする半導体製造装置。
  10. 前記溝または孔は、前記半導体チップに設けられたバンプ電極と前記半導体チップの端部位置との間の領域を含むことを特徴とする請求項５〜９のいずれか１項記載の半導体製造装置。
  11. 前記溝または孔は面取りまたはアール加工が施されていることを特徴とする請求項５〜１０のいずれか１項記載の半導体製造装置。
  12. 半導体チップの端部位置に対応して溝または孔の少なくとも一方が配置されるとともに、前記端部位置の外周部に外側に向かって下向きに傾斜する傾斜面が設けられたボンディングステージを用いて、回路基板の裏面を支える工程と、
    前記ボンディングステージに設けられた溝または孔を吸引する工程と、
    前記溝または孔を吸引しながら、前記半導体チップを前記回路基板上に搭載する工程と、
    前記回路基板上に搭載された半導体チップを樹脂封止する工程とを備えることを特徴とする半導体装置の製造方法。
  13. 回路基板上のインナーリードの内側の領域に樹脂を塗布する工程と、
    半導体チップの端部位置に対応して溝または孔の少なくとも一方が配置されるとともに、前記端部位置の外周部に外側に向かって下向きに傾斜する傾斜面が設けられたボンディングステージを用いて、前記回路基板の裏面を支える工程と、
    前記ボンディングステージに設けられた溝または孔を吸引する工程と、
    前記溝または孔を吸引しながら、前記半導体チップを前記回路基板上に搭載する工程とを備えることを特徴とする半導体装置の製造方法。
  14. 半導体チップの端部位置に対応して溝または孔の少なくとも一方が配置されるとともに、前記端部位置の外周部に外側に向かって下向きに傾斜する傾斜面が設けられたボンディングステージを用いて、回路基板の裏面を支える工程と、
    前記半導体チップを前記回路基板上に搭載する工程と、
    前記半導体チップの搭載後に、前記ボンディングステージに設けられた溝または孔を吸引する工程とを備えることを特徴とする半導体装置の製造方法。
  15. 前記溝または孔の吸引時に前記回路基板を加熱する工程をさらに備えることを特徴とする請求項１２〜１４のいずれか１項記載の半導体装置の製造方法。
  16. 半導体チップの端部位置に対応して凹部が形成されるとともに、前記凹部の外周部に外側に向かって下向きに傾斜する傾斜部が設けられた回路基板を搬送する工程と、
    前記搬送された回路基板上に前記半導体チップを搭載する工程と、
    前記回路基板上に搭載された半導体チップを樹脂封止する工程とを備えることを特徴とする半導体装置の製造方法。
  17. テープ基板を搬送する工程と、
    前記搬送されたテープ基板をクランプする工程と、
    前記テープ基板の画像認識を行う工程と、
    前記テープ基板の画像認識結果に基づいて、半導体チップの端部位置の外周部に対応して傾斜面が設けられたボンディングステージのＸ・Ｙ・θ方向の位置合わせを行う工程と、
    前記位置合わせされたボンディングステージを前記テープ基板の裏面に押し付け、前記ボンディングステージに設けられた外側に向かって下向きに傾斜する傾斜面に沿って前記テープ基板を折り曲げる工程と、
    前記ボンディングステージに設けられた溝または孔を介して、半導体チップの端部位置に対応する領域を吸引する工程と、
    前記ボンディングステージに押し付けられたテープ基板および前記半導体チップの画像認識を行う工程と、
    前記テープ基板および前記半導体チップの画像認識結果に基づいて、前記半導体チップを保持するボンディングヘッドのＸ・Ｙ・θ方向の位置合わせを行う工程と、
    前記位置合わせされたボンディングヘッドで保持される半導体チップを前記テープ基板上に押し付ける工程と、
    前記ボンディングヘッドから放射される輻射熱を用いて、前記テープ基板をフォーミングする工程と、
    前記ボンディングヘッドの押し付けを解除する工程と、
    前記ボンディングステージの押し付けを解除する工程と、
    前記クランプを解除する工程とを備えることを特徴とする半導体装置の製造方法。
  18. 実装基板上にリード端子を形成する工程と、
    前記実装基板の金型成型を行うことにより、半導体チップの端部位置に対応して配置された凹部および前記凹部の外周部に配置された外側に向かって下向きに傾斜する傾斜部を形成する工程とを備えることを特徴とする回路基板の製造方法。
JP2003048817A 2003-02-26 2003-02-26 回路基板、半導体装置、半導体製造装置、回路基板の製造方法および半導体装置の製造方法 Expired - Fee Related JP3791501B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2003048817A JP3791501B2 (ja) 2003-02-26 2003-02-26 回路基板、半導体装置、半導体製造装置、回路基板の製造方法および半導体装置の製造方法
US10/785,709 US20040217470A1 (en) 2003-02-26 2004-02-24 Circuit substrates, semiconductor devices, semiconductor manufacturing apparatuses, methods for manufacturing circuit substrates, and methods for manufacturing semiconductor devices
US11/674,705 US20070124928A1 (en) 2003-02-26 2007-02-14 Circuit substrates, semiconductor devices, semiconductor manufacturing apparatuses, methods for manufacturing circuit substrates, and methods for manufacturing semiconductor devices
US12/364,756 US8136238B2 (en) 2003-02-26 2009-02-03 Methods for manufacturing semiconductor devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003048817A JP3791501B2 (ja) 2003-02-26 2003-02-26 回路基板、半導体装置、半導体製造装置、回路基板の製造方法および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2004259922A JP2004259922A (ja) 2004-09-16
JP3791501B2 true JP3791501B2 (ja) 2006-06-28

Family

ID=33114668

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003048817A Expired - Fee Related JP3791501B2 (ja) 2003-02-26 2003-02-26 回路基板、半導体装置、半導体製造装置、回路基板の製造方法および半導体装置の製造方法

Country Status (2)

Country Link
US (3) US20040217470A1 (ja)
JP (1) JP3791501B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007214601A (ja) * 2007-05-25 2007-08-23 Seiko Epson Corp 半導体装置の製造方法および回路基板の製造方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005116666A (ja) * 2003-10-06 2005-04-28 Matsushita Electric Ind Co Ltd 磁性素子
DE102005033469B4 (de) * 2005-07-18 2019-05-09 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleitermoduls
US7691667B2 (en) * 2006-06-27 2010-04-06 Intel Corporation Compliant integrated circuit package substrate
JP4991495B2 (ja) * 2007-11-26 2012-08-01 東京エレクトロン株式会社 検査用保持部材及び検査用保持部材の製造方法
KR101630394B1 (ko) * 2010-03-08 2016-06-24 삼성전자주식회사 패키지 기판, 이를 구비한 반도체 패키지 및 반도체 패키지의 제조방법
JP2011210821A (ja) * 2010-03-29 2011-10-20 Renesas Electronics Corp 半導体装置とその製造方法
US9842817B2 (en) * 2012-02-27 2017-12-12 Taiwan Semiconductor Manufacturing Company, Ltd. Solder bump stretching method and device for performing the same
WO2017164385A1 (ja) * 2016-03-24 2017-09-28 株式会社新川 ボンディング装置
CN107464788A (zh) * 2016-06-06 2017-12-12 万国半导体(开曼)股份有限公司 一种晶圆级芯片尺寸封装结构及其制备方法
US10242926B2 (en) * 2016-06-29 2019-03-26 Alpha And Omega Semiconductor (Cayman) Ltd. Wafer level chip scale package structure and manufacturing method thereof
DE102016125521B4 (de) * 2016-12-22 2020-10-15 Infineon Technologies Ag Gemeinsames Verfahren zum Verbinden eines elektronischen Chips mit einem Verbinderkörper und zum Ausbilden des Verbinderkörpers
KR20210100794A (ko) * 2020-02-06 2021-08-18 삼성디스플레이 주식회사 표시 모듈 가공 장치 및 표시 모듈 가공 방법

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4283839A (en) * 1978-07-26 1981-08-18 Western Electric Co., Inc. Method of bonding semiconductor devices to carrier tapes
US4670770A (en) * 1984-02-21 1987-06-02 American Telephone And Telegraph Company Integrated circuit chip-and-substrate assembly
US4845335A (en) * 1988-01-28 1989-07-04 Microelectronics And Computer Technology Corporation Laser Bonding apparatus and method
JP2820526B2 (ja) 1990-11-30 1998-11-05 富士通株式会社 フリップチップボンディングの位置合わせ方法及び装置
US5648136A (en) * 1995-07-11 1997-07-15 Minnesota Mining And Manufacturing Co. Component carrier tape
JP2755252B2 (ja) * 1996-05-30 1998-05-20 日本電気株式会社 半導体装置用パッケージ及び半導体装置
US5789278A (en) * 1996-07-30 1998-08-04 Micron Technology, Inc. Method for fabricating chip modules
JPH1092907A (ja) 1996-09-13 1998-04-10 Nec Corp 半導体チップのピックアップユニット及びそのピックア ップ方法
EP0953210A1 (en) * 1996-12-19 1999-11-03 TELEFONAKTIEBOLAGET L M ERICSSON (publ) Flip-chip type connection with elastic contacts
TW524873B (en) * 1997-07-11 2003-03-21 Applied Materials Inc Improved substrate supporting apparatus and processing chamber
JP3061121B2 (ja) 1997-09-04 2000-07-10 日本電気株式会社 半導体装置およびその製造方法
JP3365275B2 (ja) 1997-10-15 2003-01-08 松下電器産業株式会社 ワークの熱圧着方法
US6103613A (en) * 1998-03-02 2000-08-15 Micron Technology, Inc. Method for fabricating semiconductor components with high aspect ratio features
JP3274647B2 (ja) * 1998-05-15 2002-04-15 日本電気株式会社 光半導体素子の実装構造
US6202292B1 (en) * 1998-08-26 2001-03-20 Micron Technology, Inc. Apparatus for removing carrier film from a semiconductor die
US6203621B1 (en) * 1999-05-24 2001-03-20 Trw Inc. Vacuum chuck for holding thin sheet material
JP2001274179A (ja) 2000-03-28 2001-10-05 Hitachi Ltd チップマウンタおよび半導体装置の製造方法
JP2001298046A (ja) 2000-04-14 2001-10-26 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP3633442B2 (ja) 2000-06-08 2005-03-30 セイコーエプソン株式会社 半導体装置の製造方法及びその製造装置
JP3659133B2 (ja) 2000-06-23 2005-06-15 セイコーエプソン株式会社 半導体装置の製造方法
JP2002124536A (ja) 2000-10-13 2002-04-26 Misuzu Kogyo:Kk Ｉｃチップの接続構造
DE10163799B4 (de) * 2000-12-28 2006-11-23 Matsushita Electric Works, Ltd., Kadoma Halbleiterchip-Aufbausubstrat und Verfahren zum Herstellen eines solchen Aufbausubstrates
JP3535110B2 (ja) 2001-04-06 2004-06-07 シャープ株式会社 テープキャリアパッケージ半導体装置およびその製造方法
JP2004006599A (ja) 2002-04-01 2004-01-08 Renesas Technology Corp 半導体装置の製造方法および半導体製造装置
US7780005B2 (en) * 2002-05-10 2010-08-24 Delphon Industries LLC Multiple segment vacuum release handling device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007214601A (ja) * 2007-05-25 2007-08-23 Seiko Epson Corp 半導体装置の製造方法および回路基板の製造方法
JP4572348B2 (ja) * 2007-05-25 2010-11-04 セイコーエプソン株式会社 半導体装置の製造方法および回路基板の製造方法

Also Published As

Publication number Publication date
JP2004259922A (ja) 2004-09-16
US20040217470A1 (en) 2004-11-04
US20090139085A1 (en) 2009-06-04
US8136238B2 (en) 2012-03-20
US20070124928A1 (en) 2007-06-07

Similar Documents

Publication Publication Date Title
US8136238B2 (en) Methods for manufacturing semiconductor devices
JP4036116B2 (ja) 回路基板、半導体装置、半導体製造装置、回路基板の製造方法および半導体装置の製造方法
TW201923963A (zh) 半導體製造裝置、半導體裝置之製造方法及夾頭
JP3896017B2 (ja) 半導体実装体の製造方法、および半導体実装体の製造装置
JP3303832B2 (ja) フリップチップボンダー
JP6373811B2 (ja) 半導体装置の製造方法および製造装置
JP4052144B2 (ja) 半導体装置の製造方法
JP4228839B2 (ja) ボンディング装置
JP4572348B2 (ja) 半導体装置の製造方法および回路基板の製造方法
JPH10173007A (ja) ベアチップ搭載装置
JP2003297879A (ja) 半導体チップ圧着装置
JP2004039802A (ja) 半導体装置の製造方法および半導体製造装置
JP4098178B2 (ja) ボンディング装置および半導体装置の実装方法
TW201836102A (zh) 半導體裝置的製造裝置及製造方法
JP2011187699A (ja) 半導体装置およびその製造方法
JP4601844B2 (ja) ボンディング装置及びボンディンク方法
WO2024147278A1 (ja) 半導体チップのアライメント方法、接合方法、半導体装置、並びに電子部品製造システム
JPH065652A (ja) ワイヤボンディング装置
JP6461822B2 (ja) 半導体装置の実装方法および実装装置
TW202208144A (zh) 樹脂成形裝置及樹脂成形品之製造方法
JPH10340927A (ja) 半導体装置の製造方法およびボンディング装置
KR101151256B1 (ko) 반도체 패키지 제조용 2단 본딩 툴 및 이의 위치 셋팅 방법
JPH03120844A (ja) 半導体装置の製造方法及びその装置
JPH11204563A (ja) 実装方法
JPH06151509A (ja) 半導体実装装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041228

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20051102

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20051108

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060124

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060220

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060314

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060327

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090414

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100414

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110414

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110414

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120414

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130414

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130414

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140414

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees