JP2007214601A - 半導体装置の製造方法および回路基板の製造方法 - Google Patents
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Abstract
【解決手段】ボンディングステージ16の端部16aが半導体チップ35の端部35aの位置にくるようにボンディングステージ16を構成し、吸引溝17を介してテープ基板31を吸引しながら、半導体チップ35をテープ基板31上に搭載する。
【選択図】図4
Description
図12は、従来の半導体装置の製造方法を示す断面図である。
図12(a)において、テープ基板111には、インナーリードとしてCu配線層112が形成され、Cu配線層112の周囲は保護膜113で覆われるとともに、Cu配線層112の露出部分はAuメッキ層114で覆われている。
一方、半導体チップ115には、パッド電極116が設けられ、パッド電極116の周囲は保護膜117で覆われるとともに、パッド電極116上には、高さH2のAuバンプ電極118が形成されている。
そして、半導体チップ115をテープ基板111に実装する場合、図12(b)に示すように、加熱されたボンディングステージ101上にテープ基板111を載置する。そして、半導体チップ115をボンディングヘッド102で吸着保持しながら、Auメッキ層114で覆われたCu配線層112上にAuバンプ電極118を押し付ける。
例えば、半導体チップ115をテープ基板111に実装した場合、半導体チップ115の端部と、Auメッキ層114で覆われたCu配線層112との間のクリアランスCL2は10〜12μm程度となり、半導体チップ115の端部がAuメッキ層114に接触することを防止するため、Auバンプ電極118の高さH2は22.5μm程度に設定されていた。
そこで、本発明の目的は、バンプ電極の高さを抑制しつつ、半導体チップの端部とテープ基板のリード端子との間のクリアランスを増加させることが可能な半導体製造装置、半導体装置の製造方法および回路基板の製造方法を提供することである。
このため、半導体チップのマウント精度を維持しつつ、半導体チップの端部と回路基板のリード端子との間のクリアランスを増加させることが可能となり、バンプ電極の高さを低減させて、コストダウンを図ることが可能となるとともに、バンプ電極間の高さの均一性を向上させて、半導体チップと回路基板との間の接続信頼性を向上させることが可能となる。
このため、製造工程および回路基板の複雑化を抑制しつつ、半導体チップの端部から回路基板を遠ざけることが可能となるとともに、半導体チップの位置合わせ精度を維持しつつ、半導体チップの端部と回路基板のリード端子との間のクリアランスを増加させることが可能となる。
この結果、バンプ電極の高さを低減させて、コストダウンを図ることが可能となるとともに、バンプ電極間の高さの均一性を向上させて、半導体チップと回路基板との間の接続信頼性を向上させることが可能となる。
これにより、回路基板上のリード端子を半導体チップの端部から遠ざけることが可能となり、半導体チップの端部が回路基板に接触した場合においても、半導体チップがリード端子とショートすることを防止することができる。
このため、ボンディングステージをテープ基板に押し付けることで、半導体チップを回路基板に精度よく搭載することを可能としつつ、半導体チップの端部位置に沿ってテープ基板を精度よく折り曲げることが可能となり、マウント精度を劣化させることなく、半導体チップの端部とテープ基板のリード端子との間のクリアランスを増加させることが可能となる。
これにより、半導体チップの実装位置がばらついた場合においても、バンプ電極の高さに影響を与えることなく、半導体チップの端部から回路基板を遠ざけることが可能となり、半導体チップの端部が回路基板に接触することを防止することが可能となる。
このため、回路基板の半導体チップ搭載領域上に半導体チップを精度よくマウントすることを可能としつつ、半導体チップの端部と回路基板のリード端子との間のクリアランスを増加させることが可能となり、半導体チップと回路基板との間の接続信頼性を向上させることが可能となるとともに、半導体チップの接触不良を低減させることが可能となる。
また、請求項8記載の半導体装置の製造方法によれば、半導体チップの端部位置を境界とする傾斜部が設けられた回路基板を搬送する工程と、前記搬送された回路基板上に前記半導体チップを搭載する工程と、前記回路基板上に搭載された半導体チップを樹脂封止する工程とを備えることを特徴とする。
このため、バンプ電極の高さを高くすることなく、半導体チップの端部が回路基板に接触することを防止することが可能となり、バンプ電極に使用される材料を減らして、コストダウンを図ることが可能となるとともに、バンプ電極間の高さの均一性を向上させて、半導体チップと回路基板との間の接続信頼性を向上させることが可能となる。
これにより、製造工程の複雑化を抑制しつつ、半導体チップの端部位置を境界とする傾斜部を回路基板に安定して形成することができ、スループットの劣化を抑制しつつ、半導体チップの端部と回路基板のリード端子との間のクリアランスを増大することが可能となる。
図1は、本発明の第1実施形態に係る半導体製造装置の概略構成を示す斜視図である。
図1において、テープ基板1上には、半導体チップ4を搭載する半導体チップ搭載領域2が設けられるとともに、半導体チップ搭載領域2にかかるように、インナーリード3が形成されている。なお、テープ基板1は、例えば、ポリイミドフィルムなどで構成することができ、インナーリード3は、例えば、AuメッキされたCu配線層で構成することができる。
また、テープ基板1の下方には、テープ基板1の半導体チップ搭載領域2を固定するボンディングステージ16が設けられている。ここで、ボンディングステージ16は、ボンディングステージ16の端部が半導体チップ4の端部位置に対応するように構成されるとともに、ボンディングステージ16上には、テープ基板1を吸着する吸引溝17が設けられている。
また、テープ基板1の下方には、テープ基板1の画像認識を行うカメラ20bが設けられ、ボンディングステージ16は、カメラ20bによる画像認識結果に基づいて、XY方向の位置およびXY面内での回転角θが制御される。
なお、図1の実施形態では、ボンディングステージ16上に吸引溝17を設ける方法について示したが、ボンディングステージ16上に吸引孔を配置するようにしてもよく、吸引溝および吸引孔を混在させて設けるようにしてもよい。
さらに、ボンディングステージ16の端部が、半導体チップ4に設けられたバンプ電極と半導体チップ4の端部位置との間の領域に配置されるように、ボンディングステージ16を構成するようにしてもよい。
図2において、図1のヒータ11がオンされ、温度制御装置13によりボンディングヘッド12の温度が調整されるとともに、真空ポンプ14がオンされ、半導体チップ4がボンディングヘッド12で吸着保持されている。また、ヒータ15がオンされ、温度制御装置19によりボンディングステージ16の温度が調整されている。
ここで、テープ押え枠21a、21bを用いてテープ基板1をクランプすることにより、ボンディングステージ16でテープ基板1を支えることなく、テープ基板1の半導体チップ搭載領域2を平らに固定することが可能となる。
次に、ボンディングステージ16の位置合わせが完了すると、ボンディングステージ16を上昇させて、ボンディングステージ16をテープ基板1の裏面に押し付けるとともに、真空ポンプ18をオンし、吸引溝17を介し、テープ基板1を吸引する(ステップS4)。
また、ボンディングステージ16上には吸引溝17が設けられているので、ボンディングステージ16でテープ基板1の裏面を突き上げた場合においても、テープ基板1の半導体チップ搭載領域2をボンディングステージ16上に吸着させることができる。
次に、テープ押え枠21aの枠内にカメラ20aを移動させ、カメラ20aを用いてテープ基板1および半導体チップ4の画像認識を行う(ステップS5、S6)。そして、テープ基板1および半導体チップ4の像認識結果に基づいて、ボンディングヘッド12のX・Y・θ方向の位置合わせを行う。
次に、ボンディングヘッド12から放射される輻射熱を用いることにより、テープ基板1のフォーミングを行い、半導体チップ搭載領域2の周囲に傾斜部を形成する(ステップS8)。
ここで、テープ基板1の半導体チップ搭載領域2の周囲に傾斜部を形成することにより、半導体チップ4をテープ基板1上に搭載した際に、テープ基板1を半導体チップ4の端部から遠ざけることが可能となり、半導体チップ4の端部とテープ基板1との間のクリアランスを増加させることが可能となる。
次に、テープ基板1のフォーミングが完了すると、ボンディングヘッド12を上昇させるとともに(ステップS9)、ボンディングステージ16を降下させ(ステップS10)、テープ基板1のクランプを解除して(ステップS11)、テープ基板1を搬送する(ステップS12)。
図3(a)において、テープ基板31には、インナーリードとしてCu配線層32が形成され、Cu配線層32の周囲は保護膜33で覆われるとともに、Cu配線層32の露出部分はAuメッキ層34で覆われている。
なお、テープ基板31としては、例えば、ポリイミドフィルムなどを用いることができ、保護膜33としては、例えば、ソルダレジストなどを用いることができる。
なお、パッド電極36としては、例えば、Alなどを用いることができ、保護膜37としては、例えば、シリコン酸化膜またはシリコン窒化膜などを用いることができる。また、Auバンプ電極38の代わり、Auメッキまたはハンダメッキなどの被膜処理が施されたCuバンプ電極やNiバンプ電極、あるいはハンダバンプなどを用いるようにしてもよい。
ここで、テープ押え枠21a、21bを用いてテープ基板21をクランプすることにより、ボンディングステージ16でテープ基板21を支えることなく、テープ基板21を平らに固定することが可能となり、ボンディングステージ16をテープ基板31に対して精度よく位置合わせすることができる。
ここで、ボンディングステージ16は、ボンディングステージ16の端部16aが半導体チップ35の端部35aの位置に対応するように構成されている。
このため、ボンディングステージ16でテープ基板31の裏面を突き上げることにより、ボンディングステージ16上にテープ基板31を吸着させつつ、半導体チップ35の端部35aの位置を境界として、テープ基板31に傾斜面31aを形成することが可能となり、テープ基板31上に半導体チップ35を精度よくマウントすることを可能としつつ、半導体チップ35の端部35aとテープ基板31との間のクリアランスCL1を増加させることが可能となる。
そして、図4(b)に示すように、ボンディングヘッド12およびボンディングステージ16を除去するとともに、テープ押え枠21a、21bによるクランプを解除する。
これにより、テープ基板31の半導体チップ搭載領域がボンディングステージ16上に固定された状態で、半導体チップ35をテープ基板31に搭載することが可能となるとともに、半導体チップ35の端部35aの位置を境界として、テープ基板31に傾斜面31aを精度よく形成することが可能となる。
なお、上述した実施形態では、ボンディングステージ16の端部16aを半導体チップ35の端部35aの位置に対応させる方法について説明したが、必ずしも、ボンディングステージ16の端部16aを半導体チップ35の端部35aの位置に厳密に一致させる必要はなく、例えば、傾斜面31aが、Auバンプ電極38と半導体チップ35の端部位置との間の領域にくるようにしてもよい。
図5(a)において、テープ基板41には、インナーリードとしてCu配線層42が形成され、Cu配線層42の周囲は保護膜43で覆われるとともに、Cu配線層42の露出部分はAuメッキ層44で覆われている。
一方、半導体チップ45にはパッド電極46が設けられ、パッド電極46の周囲は保護膜47で覆われるとともに、パッド電極46上には、Auバンプ電極48が形成されている。
そして、図5(b)に示すように、ボンディングステージ16をテープ基板41に押し付け、吸引溝17を介してテープ基板41を吸引しつつ、テープ基板41に傾斜面41aが形成されるように、テープ基板41を上方に突き上げる。
また、半導体チップ45をテープ基板41上に搭載した際に、ボンディングステージ16の端部16aが半導体チップ45の端部45aの位置にくるように、ボンディングステージ16がテープ基板41に対して位置合わせされる。
これにより、テープ基板41の半導体チップ搭載領域がボンディングステージ16上に固定された状態で、半導体チップ45をテープ基板41に搭載することが可能となるとともに、半導体チップ45の端部45aの位置を境界として、テープ基板41に傾斜面41aを精度よく形成することが可能となる。
このため、半導体チップ45をテープ基板41上に搭載した後に、半導体チップ45を封止樹脂で封止する必要がなくなるとともに、半導体チップ45をテープ基板41上に精度よくマウントすることを可能としつつ、Auバンプ電極48の高さを低くすることが可能となり、製造工程の簡略化を図りつつ、半導体チップ45とテープ基板41との間の接続信頼性を向上させることが可能となるとともに、半導体チップ45の接触不良を低減させることが可能となる。
図7において、テープ基板51上には、半導体チップ54を搭載する半導体チップ搭載領域52が設けられるとともに、半導体チップ搭載領域52にかかるように、インナーリード53が形成されている。また、テープ基板51上には、半導体チップ搭載領域52が突出するようにして、半導体チップ搭載領域52を境界とする傾斜部51aが設けられている。
また、テープ基板51の下方には、テープ基板51の半導体チップ搭載領域52を固定するボンディングステージ66が設けられるとともに、ボンディングステージ66にはヒータ65が取り付けられ、ヒータ65は、ボンディングステージ66の温度を制御する温度制御装置67に接続されている。
図8において、図7のヒータ61がオンされ、温度制御装置63によりボンディングヘッド62の温度が調整されるとともに、真空ポンプ64がオンされ、半導体チップ54がボンディングヘッド62で吸着保持されている。また、ヒータ65がオンされ、温度制御装置67によりボンディングステージ66の温度が調整されている。
次に、ボンディングステージ66の上方にカメラ68を移動させ、カメラ68を用いてテープ基板51および半導体チップ54の画像認識を行う(ステップS13、S14)。そして、テープ基板51および半導体チップ54の像認識結果に基づいて、ボンディングヘッド62のX・Y・θ方向の位置合わせを行う。
ここで、テープ基板51上には、半導体チップ搭載領域52が突出するようにして、半導体チップ搭載領域52を境界とする傾斜部51aが設けられているので、半導体チップ54をテープ基板51上に搭載した場合においても、テープ基板51を半導体チップ54の端部から遠ざけることが可能となり、半導体チップ54の端部とテープ基板51との間のクリアランスを増加させることが可能となる。
次に、テープ基板51のフォーミングが完了すると、ボンディングヘッド62を上昇させるとともに(ステップS17)、ボンディングステージ66を降下させ(ステップS18)、テープ基板51を搬送する(ステップS19)。
図9(a)において、テープ基板71にはインナーリードとしてCu配線層72が形成され、Cu配線層72の周囲は保護膜73で覆われるとともに、Cu配線層72の露出部分はAuメッキ層74で覆われている。
そして、図9(b)に示すように、Auメッキ層74で覆われたCu配線層72の先端が金型81aの平坦面82aにかかるようにして、金型81a、81bでテープ基板71を挟み込むことにより、半導体チップ75の端部位置を境界とする傾斜部71aをテープ基板71に形成する。
そして、図11(a)に示すように、ボンディングヘッド62およびボンディングステージ66を除去する。なお、ボンディングヘッド62およびボンディングステージ66を除去すると、テープ基板71は、弾性変形により、図10(a)の撓んだ状態に復元することができる。
ここで、テープ基板71には、半導体チップ75の端部位置を境界とする傾斜部71aが予め形成されているので、半導体チップ75の実装時に、Auバンプ電極78下のテープ基板71が沈み込んだ場合においても、半導体チップ75の端部とテープ基板71との間のクリアランスを確保することが可能となる。
このため、半導体チップ75をテープ基板71上に精度よくマウントすることを可能としつつ、Auバンプ電極78の高さを低くすることが可能となり、コストダウンを図りつつ、半導体チップ75とテープ基板71との間の接続信頼性を向上させることが可能となるとともに、半導体チップ75の接触不良を低減させることが可能となる。
Claims (10)
- 半導体チップの端部位置に対応して端部が配置されたボンディングステージと、
前記ボンディングステージ上に形成された吸引溝または吸引孔の少なくともいずれか一方と、
前記吸引溝または吸引孔を介して前記ボンディングステージに吸着された回路基板上に半導体チップを搭載する搭載手段とを備えることを特徴とする半導体製造装置。 - 回路基板を支えるボンディングステージと、
前記回路基板の半導体チップ搭載領域に対応して前記ボンディングステージに設けられた平坦面と、
前記平坦面の周囲に設けられた段差または傾斜面と、
前記平坦面上に形成された吸引溝または吸引孔の少なくともいずれか一方と、
前記回路基板の半導体チップ搭載領域上に半導体チップを搭載する搭載手段とを備えることを特徴とする半導体製造装置。 - 前記段差または傾斜面と前記平坦面との境界は、前記回路基板に形成されたリード端子と前記半導体チップのバンプの端部より外側で前記半導体チップの端部より内側の位置に対応して配置されていることを特徴とする請求項2記載の半導体装置。
- 半導体チップを保持するボンディングヘッドと、
前記ボンディングヘッドの温度を制御する第1温度制御手段と、
テープ基板を支えるボンディングステージと、
前記ボンディングステージの温度を制御する第2温度制御手段と、
前記テープ基板の半導体チップ搭載領域に対応して前記ボンディングステージに設けられた平坦面と、
前記平坦面の周囲に設けられた段差または傾斜面と、
前記平坦面上に形成された吸引溝または吸引孔の少なくともいずれか一方と、
前記吸引溝または吸引孔を吸引する真空ポンプと、
前記テープ基板をクランプするクランプ手段と、
前記半導体チップの画像認識を行う第1画像認識手段と、
前記テープ基板の画像認識を行う第2画像認識手段と、
前記第2画像認識手段による画像認識結果に基づいて、前記ボンディングステージのX・Y・θ方向の位置合わせを行う第1位置合わせ手段と、
前記第1および第2画像認識手段による画像認識結果に基づいて、前記ボンディングヘッドのX・Y・θ方向の位置合わせを行う第2位置合わせ手段と、
前記第1位置合わせ手段によるボンディングステージの位置合わせ後に、前記ボンディングステージを前記テープ基板に押し付ける第1押し付け手段と、
前記第2位置合わせ手段によるボンディングヘッドの位置合わせ後に、前記ボンディングヘッドで保持された半導体チップを前記テープ基板に押し付ける第2押し付け手段とを備えることを特徴とする半導体製造装置。 - 前記段差または傾斜面は、前記半導体チップに設けられたバンプ電極と前記半導体チップの端部位置との間の領域を含むことを特徴とする請求項2〜4のいずれか1項記載の半導体製造装置。
- 半導体チップの端部位置に対応して端部が配置されたボンディングステージを用いて、回路基板の裏面を支える工程と、
前記ボンディングステージに設けられた吸引溝または吸引孔内を吸引することにより、前記回路基板の半導体チップ搭載領域を前記ボンディングステージに吸着させる工程と、
前記回路基板の半導体チップ搭載領域を吸着させながら、前記回路基板の半導体チップ搭載領域上に前記半導体チップを搭載する工程と、
前記回路基板の半導体チップ搭載領域上に搭載された半導体チップを樹脂封止する工程とを備えることを特徴とする半導体装置の製造方法。 - 回路基板上のインナーリードの内側の領域に樹脂を塗布する工程と、
半導体チップの端部位置に対応して端部が配置されたボンディングステージを用いて、前記回路基板の裏面を支える工程と、
前記ボンディングステージに設けられた吸引溝または吸引孔内を吸引することにより、前記回路基板の半導体チップ搭載領域を前記ボンディングステージに吸着させる工程と、
前記回路基板の半導体チップ搭載領域を吸着させながら、前記回路基板の半導体チップ搭載領域上に前記半導体チップを搭載する工程とを備えることを特徴とする半導体装置の製造方法。 - 半導体チップの端部位置を境界とする傾斜部が設けられた回路基板を搬送する工程と、
前記搬送された回路基板上に前記半導体チップを搭載する工程と、
前記回路基板上に搭載された半導体チップを樹脂封止する工程とを備えることを特徴とする半導体装置の製造方法。 - テープ基板を搬送する工程と、
前記搬送されたテープ基板をクランプする工程と、
前記テープ基板の画像認識を行う工程と、
前記テープ基板の画像認識結果に基づいて、半導体チップの端部位置に対応して端部が配置されたボンディングステージのX・Y・θ方向の位置合わせを行う工程と、
前記位置合わせされたボンディングステージを前記テープ基板の裏面に押し付ける工程と、
前記ボンディングステージに設けられた吸引溝または吸引孔内を吸引することにより、前記テープ基板の半導体チップ搭載領域を前記ボンディングステージに吸着させる工程と、
前記ボンディングステージに吸着されたテープ基板および前記半導体チップの画像認識を行う工程と、
前記テープ基板および前記半導体チップの画像認識結果に基づいて、前記半導体チップを保持するボンディングヘッドのX・Y・θ方向の位置合わせを行う工程と、
前記位置合わせされたボンディングヘッドで保持される半導体チップを前記テープ基板上に押し付ける工程と、
前記ボンディングヘッドの押し付けを解除する工程と、
前記ボンディングステージの押し付けを解除する工程と、
前記クランプを解除する工程とを備えることを特徴とする半導体装置の製造方法。 - 実装基板上にリード端子を形成する工程と、
前記実装基板の金型成型を行うことにより、半導体チップの端部位置を境界とする傾斜部を前記実装基板に形成する工程とを備えることを特徴とする回路基板の製造方法。
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Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1187423A (ja) * | 1997-09-09 | 1999-03-30 | Fujitsu Ltd | 半導体チップの実装方法 |
JP2001210676A (ja) * | 2000-01-26 | 2001-08-03 | Casio Micronics Co Ltd | 半導体装置およびその製造方法 |
JP2002009108A (ja) * | 2000-06-23 | 2002-01-11 | Seiko Epson Corp | 半導体装置及びその製造方法、回路基板並びに電子機器 |
JP2002124536A (ja) * | 2000-10-13 | 2002-04-26 | Misuzu Kogyo:Kk | Icチップの接続構造 |
JP2002305219A (ja) * | 2001-04-06 | 2002-10-18 | Sharp Corp | テープキャリアパッケージ半導体装置およびその製造方法 |
JP3791501B2 (ja) * | 2003-02-26 | 2006-06-28 | セイコーエプソン株式会社 | 回路基板、半導体装置、半導体製造装置、回路基板の製造方法および半導体装置の製造方法 |
-
2007
- 2007-05-25 JP JP2007138805A patent/JP4572348B2/ja not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1187423A (ja) * | 1997-09-09 | 1999-03-30 | Fujitsu Ltd | 半導体チップの実装方法 |
JP2001210676A (ja) * | 2000-01-26 | 2001-08-03 | Casio Micronics Co Ltd | 半導体装置およびその製造方法 |
JP2002009108A (ja) * | 2000-06-23 | 2002-01-11 | Seiko Epson Corp | 半導体装置及びその製造方法、回路基板並びに電子機器 |
JP2002124536A (ja) * | 2000-10-13 | 2002-04-26 | Misuzu Kogyo:Kk | Icチップの接続構造 |
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