KR100223727B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR100223727B1
KR100223727B1 KR1019960011710A KR19960011710A KR100223727B1 KR 100223727 B1 KR100223727 B1 KR 100223727B1 KR 1019960011710 A KR1019960011710 A KR 1019960011710A KR 19960011710 A KR19960011710 A KR 19960011710A KR 100223727 B1 KR100223727 B1 KR 100223727B1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
flexible substrate
bump
conductor lead
electrode
Prior art date
Application number
KR1019960011710A
Other languages
English (en)
Other versions
KR960039239A (ko
Inventor
히데토시 다케다
마나부 본코하라
Original Assignee
가네꼬 히사시
닛본 덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛본 덴기 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR960039239A publication Critical patent/KR960039239A/ko
Application granted granted Critical
Publication of KR100223727B1 publication Critical patent/KR100223727B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/1134—Stud bumping, i.e. using a wire-bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15173—Fan-out arrangement of the internal vias in a single layer of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Abstract

제1 범프는 반도체 칩의 전극상에 배열된다. 개방부는 반도체칩상의 전극에 대응하는 위치에 형성되고, 도체 리드는 패턴 형성되고 개방부에 배열되며, 장치의 외측에 접속된 제2 범프는 플렉시블 기판상에 형성되고, 도체 리드와 제1 범프는 개방부에서 서로 접속되어 있다. 플렉시블 기판의 외형은 반도체 칩의 외형과 거의 같다.

Description

반도체 장치
제 1 도는 종래의 반도체 장치의 단면도.
제 2 도는 종래의 다른 반도체 장치의 단면도.
제 3 도는 본 발명의 반도체 장치의 제 1 실시예의 단면도.
제 4 도는 제 3 도에 도시된 반도체 장치를 마더보드(18; mother board)에 장착한 상태의 단면도.
제 5 도는 본 발명의 반도체 장치의 제 2 실시예의 단면도.
제 6 도는 본 발명의 반도체 장치의 제 3 실시예의 단면도.
제 7 도는 본 발명의 반도체 장치의 제 4 실시예의 단면도.
제 8 도는 본 발명의 반도체 장치의 제 5 실시예의 단면도.
제 9 도는 본 발명의 반도체 장치의 제 6 실시예의 단면도.
제 10 도는 본 발명의 반도체 장치의 제7 및 제 8 실시예를 나타내는 평면도.
제 11 도는 본 발명의 반도체 장치의 적용된 제 5 실시예의 예를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체칩 2, 2a, 6, 16 : 전극
3, 3w, 7, 11, 17 : 금속돌기범프 4 : 플렉시블 기판
5 : 개방부 8 : 도체리드
10 : 중앙개방부 13 : 납땜범프
14 : 관통구 15 : 솔더 레지스트
18 : 마더 보드 19 : 밀봉 수지
20 : 폴리이미드 코팅 21 : 금속캐리어층
22 : 절연재료층
[발명의 배경]
본 발명은 반도체칩 특히, 반도체칩과 플렉시블 기판으로 이루어지고 반도체칩의 크기와 거의 같은 크기로 사용할 수 있는 칩 사이즈의 반도체 장치에 관한 것이다.
[종래의 기술]
우선, 테세라 회사(Tessera Co.,)의 uBGA(BAll Grid Array)라고 하는 패키지에 대하여 설명한다.
TCC(Tessera-compliant chip)라고 불리고 있는 반도체 장치[닛게이 마이크로 디바이스 1994 년 5 월호 98 내지 102 페이지에 기재(U.S. Patent 5,258,330)]는 배선구조가 2층 TCP(Tape Carrier Package)와 매우 비슷하고, 이 패키지에 이용되는 플렉시블 배선 기판은 TCP 테이프 제조시 사용되는 것과 같은 프로세스로 만들어진다.
이 종래의 반도체 장치를 제 1 도에서 단면도로 나타낸다.
플렉시블 배선기판(32)은 접착제를 이용하지 않은 Cu-폴리이미드 이른바 2층 TCP와 같은 구조로, 폴리이미드로 된 필름(31)에 Au를 스퍼터링하고 도금하여 패턴 형성한 배선(33) 및 리드(37)를 설치한 것이다. 필름(31)에 설치된 바이어홀(Via-holes)을 Ni 도금 또는 납땜으로 메우고, 또한 필름(31)보다도 높게 반구상으로 쌓아올려 범프(34; bump)로 하고, 범프(34)의 표면에 얇게 Au 도금을 행한다. 이 필름(31)을 탄성이 있는 접착제(35)로 반도체칩(36)에 고정하여 밀봉의 역할도 겸하고 있다. 반도체칩(36)에 붙여진 필름(31)으로부터 끌어내여진 리드(37)는 반도체칩(36)상의 Al 패드 또는 Au패드에 초음파병용의 열압착 본더로 접속하고, 갈매기 날개 형상(gull-wing shape)으로 한다. 이 반도체 장치는 칩(36)의 주위에 보호 테두리(38)를 설치하고, 보호 테두리(38)내에 수지를 충전하여 리드(37)의 부분을 밀봉하는 것도 가능하다.
이 패키지의 특징으로 KGD(Known Good Die) 테크놀로지로서 우수하다는 것이 있다. 특히 이 패키지는 uBGA 라고 일컬어지는 에어리어 어레이 패키지(area array package)이기 때문에, PGA(Pin Grid Array)용의 테스트 기판에 설치하여 버언인(burn-in)할 수 있고 장치 전의 테스트가 용이하다.
다음에, 다른 종래의 반도체 장치로서 제 2 도를 참조하여 IBM 사의 TBGA(Tape Ball Grid Array)에 대하여 설명한다(일본 특허공개 평 1-307236 호 공보).
반도체칩과 캐리어 사이의 열팽창율의 불일치의 문제를 해결하는데, 기판 캐리어를 매우 얇은 가용성 재료로 하면 효과가 있다는 것은 공지되어 있다. 제 2 도는 그 구조가 상기 사실에 기초하여 고안된 반도체 장치의 단면도이다. 상기 제 2 도의 반도체 장치에서, 테플론(teflon) 등의 적당안 절연재료층(22)을 금속캐리어층(21) 위에 성형하고, 절연재료층(22)에 바이어홀(23)을 형성함과 동시에 절연재료층(22) 위에 금속피 필름(24)을 형성시킨다. 그다음 전자 디바이스 등을 위한 연결단자가 본딩하기 위한 지점 및, 금속화 절연재료층(22)상에 필요한 회로를 형성한다. 제 2 도에서 이 회로에 반도체칩(25)을 접속하고 있다. 또한, 금속 캐리어층(21)에 회로 패턴이 형성되고, 장착 기판과의 접속을 행하기 위한 범프(26)로 이루어지는 BGAs 가 금속 캐리어층(21)에 배열되어 있다. 이들 범프(26)는 납땜 또는 열압착 본딩으로 형성한다. 제 2 도의 반도체 장치는 그 캐리어가 가용성 재료로 구성된 구조를 가지므로, 열팽창계수의 차가 영향을 주는 장착기판과의 접속에는 효과가 있다.
그러나, 제 1 도에 나타낸 종래의 반도체 장치에서는 플렉시블 배선 기판(32)과 반도체칩(36) 사이에 탄성 접착제(35)를 충전할 필요가 있다. 또한, 제 2 도에 나타낸 종래의 반도체 장치에서는 반도체칩(25)보다 휠씬 큰 캐리어를 사용하므로 큰 장착 면적을 필요로 한다.
또한, 제 1 도 및 제 2 도에 나타낸 종래의 반도체 장치는 반도체칩과 캐리어 사이의 접속이 높은 위치 정밀도를 필요로 하기 때문에 어렵다. 반도체칩과 캐리어의 접속부의 접속 피치가 작게 되면 그 문제는 커진다.
[발명의 개요]
본 발명의 목적은 탄성 접착제가 불필요하다고 장착 면적이 작게드는 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 반도체칩과 캐리어 사이의 접속이 용이한 반도체 장치를 제공하는 것이다.
본 발명의 또다른 목적은 버언인 등의 장착전 테스트를 행할 수 있는 플렉시블 기판을 이용한 반도체 장치를 제공하는 것이다.
상술한 목적들을 성취하기 위해, 본 발명의 반도체 장치는, 외형이 반도체칩과 거의 동일하고 반도체 칩상의 전극에 대응하는 위치에 형성된 개방부를 가진 플렉시블 기판과, 플렉시블 기판상에 패턴 형성되고 개방부에 설치된 도체 리드와, 반도체칩상의 전극에 설치되어 도체 리드와 접속하는 제 1 범프와, 상기 플렉시블 기판상에 설치되어 상기 도체 리드에 접속된 외부접속용 제 2 범프를 구비한다.
더나아가, 도체 리드가 플레기블 기판의 반도체칩과는 반대측의 면에 설치된다. 제 1 범프를 상기 플레기블 기판의 개방부에 끼워합쳐치도록 하거나 제 1 범프를 금속돌기를 복수단으로 포갠 것으로 하여, 제 1 범프와 개방부를 수지로 밀봉하는 것도 가능하다.
더나아가, 본 발명의 반도체 장치는, 외형이 반도체칩과 거의 동일하고 상기 반도체칩상의 전극에 대응하는 위치에 관통 구가 형성된 패턴 성형되어 상기 패드에 접속된 도체리드와, 상기 반도체칩상의 전극에 설치되어 패드와 접속하는 제 1 범프와, 상기 플렉시블 기판상에 설치되어 도체 리드에 접속된 외부 접속용 제 2 범프를 구비하고 있다.
이러한 반도체 장치들은 외형이 반도체칩보다 큰 절단전 플렉시블 기판과, 이 절단전 플렉시블 기판상에 패턴성형된 절단전 도체 리드와, 상기 절단전 플렉시블 기판의 반도체칩에 대응하는 영역 이외에 설치되고 절단전 도체 리드에 접속된 테스트용 전극을 구비한 것으로부터, 상기 절단전 플렉시블 기판을 상기 절단전 도체 리드와 동시에 상기 반도체칩의 외주에 따른선으로 절단하여 외측의 부분을 제거함에 의해 얻을 수 있다.
[양호한 실시예의 상세한 설명]
다음에, 본 발명에 대하여 도면을 참조하여 설명한다.
[실시예 1]
본 발명의 제 1 실시예를 제 3 도 및 제 4 도를 참조로 후술한다.
제 3 도 및 제 4 도에서 알루미늄 같은 재료로 된 복수의 전극(2)은 반도체칩(1)의 전극 표면의 외면에 형성된다. 금, Au/Pd, 구리 등의 재료로 된 복수의 제 1 금속돌기 범프(3)는 전극(2)상에 형성된다. 또한, 에폭시 또는 실리콘계 수지 등으로 된 코팅(9)은 반도체 칩(1)의 전극 표면을 공기나 습기로부터 보호하기 위해, 반도체 칩(1)의 전극 표면을 덮고 있다. 금속돌기 범프(3)는 수지 코팅(9)으로부터 돌출한다.
한편, 플렉시블 기판(4)은 폴리이미드(PI) 및 에폭시계 수지로 형성되고, 반도체 칩(1)의 전극(2)의 각각에 대응하는 위치에 형성된 복수의 개방부(5)를 포함한다. 복수의 외부 접속용 전극(6)은 플렉시블 기판(4)상에 형성된다. 제 2 금속 돌기 범프(7)는 대응 외부 접속 전극(6)상에 형성된다. 반도체 칩(1)의 전극(2)상의 제 1 급속 돌기 범프(3)와 외부 접속 전극(6)은 플렉시블 기판(4)상에 형성된 도체 리드(8)에 의해 서로 전기 접속되어 있다. 도체 리드(8)는 구리, 알루미늄 및 금으로 형성된다.
도체 리드(8)는 반도체 칩(1)이 장착된 플렉시블 기판(4)의 측부에 형성되어 있다. 반도체 칩(1)의 전극(2)상의 제1 금속 돌기 범프(3) 각각은 제1 금속 돌기 범프(3)에 대응하는, 플렉시블 기판(4)의 개방부(5)상의 도체 리드(8)에 본딩 접속되어 있다. 더우기, 일부의 외부 접속 전극(6)은 전극(2)이 배열된 위치에 대해서 다른 위치에서의 복수의 열 또는 1 열로 배열되어 있다. 외부 접속용 전극(6)은 전극(2)이 배열된 위치에 대하여 안쪽 위치의 1 열 또는 복수열로 배열되어 있다.
본 실시예에서는 외부접속용 전극(6) 및 제2 금속돌기범프(7)의 대부분을 반도체칩(1)에 대응하는 플렉시블 기판(4)상의 영역내에 배열할 수 있다. 외부 접속용 전극(6)과 제2 금속돌기범프(7)가 반도체칩(1)에 대응하는 플렉시블 기판(4)상의 영역의 외측에 배열하는 경우에 있어서도, 반도체칩(1)에 대응하는 영역의 외측에 배열하는 외부 접속용 전극(6) 및 제 2 금속돌기범프(7)는 반도체칩(1)의 외주를 따라서 1 열 또는 2 열 정도의 소수열로 배치할 수 있다. 그 결과, 플렉시블 기판(4)을 반도체칩(1)보다 약간 크게 하기만 해도 완료되고, 장착 면적을 작게 할 수 있다.
제 4 도는 마더보드(18)에 장착된 본 실시예의 반도체 장치를 도시한 도면이다. 플렉시블 기판(4)의 두께는 약 100㎛ 이고, 플렉시블 기판(4)과 반도체 칩(1) 사이에는 40 내지 50㎛폭의 공간이 제공된다. 이러한 이유 때문에, 플렉시블 기판(4)을 휘어짐이라든지 기복이 있는 마더보드(18)에 장착하면, 반도체칩(1)에 변형등의 영향을 주는 일없이 마더보드(18)의 휘어짐에 따른 장착을 할 수 있다.
[실시예 2]
본 발명의 제 2 실시예를 제 5 도를 참조로 설명한다.
제 2 실시예의 반도체 장치에서, 도체 리드(8)는 플렉시블 기판(4)의 반도체칩(1)이 장착되는 면과는 반대측의 면에 형성되어 있다. 또한, 반도체칩(1)의 표면에는 외기, 습도로부터 보호하기 위해서 예를들면 폴리이미드(PI)로 된 코팅(20)이 형성되어 있다. 반도체칩(1)의 전극(2)상에는 금, Au/Pd, 구리 등의 제 1 금속 돌기 범프(3)가 설치되어 있다. 개방부(5)는 각 금속 돌기 범프(3)에 대응하는 위치에서 플렉스블 기판(4)상에 형성되어 있다. 제 1 금속 돌기 범프(3)는 대응 개방부(5)에 끼워합쳐진다. 그래서, 반도체칩(1)에 플렉시블 기판(4)에 대해 위치 맞춤되고, 반도체칩(1)의 각각의 제 1 금속돌기범프(3)와 개방부(5) 상의 대응 도체 리드(8)가 본딩 접속된다.
본 실시예에서는, 위치 맞춤을 위해 이용하고 있는 반도체칩(1)의 전극(2) 및 그 위에 형성된 제 1 금속 돌기 범프(3)는 실제로 신호 또는 전원 라인으로서 작용한다. 그러므로, 전극(2) 및 제 1 금속 돌기 범프(3)는 개방부(5)상의 도체 리드(8)와 접촉될 필요가 있다. 제 5 도는 전극(2)이 반도체칩(1)의 주변부에 배열되고, 외부접속용 전극(6)이 전극이 배열된 주변부보다 안쪽에 1열 내지 복수열로 배열되어 있는 구성예를 나타내고 있다. 그래서, 상술된 바와같이, 외부접속용 전극(6)을 배열함으로써, 플렉시블 기판(4)이 반도체칩(1)보다 작게 할 수 있도록 감소될 수 있다. 보다 작은 영역이 얻어질 수 있다.
[실시예 3]
본 발명의 제 3 실시예가 제 6 도를 참조로 서술된다.
제 6 도에 도시된 바와같이, 반도체칩(1)의 전극(2)상에 금, Au/Pd, 구리 등의 2단으로 포갠 제 2 금속돌기범프(3W)를 형성하고, 제 2 금속 돌기 범프(3W)에 대응하는 위치에 플렉시블 기판(4)에 설치된 개방부(5)를 끼워합쳐서 반도체칩(1)과 플렉기블기판(4)과의 위치맞춤을 행하고 있다.
상술한 바와같이, 2단으로 포개진 제 2 금속 돌기 범프(3W)를 사용함에 의해, 반도체칩(1)과 플렉시블 기판(4) 사이의 공간을 크게 잡을 수 있다. 두꺼운 플렉시블 기판(4)이 사용될 때도, 개방부(5)상의 도체 리드(8)와 제 2 금속 돌기 범프(3W)는 서로 단단히 결합될 수 있다. 더나아가, 반도체칩(1)과 플렉시블 기판(4) 사이의 공간이 보다 넓게 설정될 수 있기 때문에, 플렉시블 기판(4)의 변형공차가 증가되어 장착시 반도체칩(1)에 적용된 응력을 보다 효과적으로 완화된다. 더욱이, 반도체 칩의 전극 표면을 밀봉하기 위해 공간안으로 수지를 넣을 때, 수지의 유입성이 좋게 된다.
또한, 반도체칩(1)의 전극 표면은 외기, 습도로부터 보호하기 위해서 예를들면 폴리이미드(PI)로 된 코팅(20)으로 덮혀 있다. 본 실시예에서, 밀봉 수지(19)가 플렉시블 기판에 형성된 개방부(5)로부터 넣어지고, 반도체칩(1)의 전극(2)과, 개방부(5) 안으로 돌출하는 제 1 금속돌기범프(3)의 일부를 밀봉하고 있다. 이 밀봉에 의해, 제 1 금속돌기범프(3)와 도체 리드(8) 사이의 접합부의 보강은 물론, 접합부의 산화, 부식을 방지할 수 있다.
본 실시예에서, 위치맞춤을 위해 이용하고 있는 반도체칩(1)의 전극(2) 및 그 위에 형성된 제 2 금속돌기범프(3W)는 실제로 신호 또는 전원 라인으로서 이용되는 전극으로서 작용한다. 그러므로, 제 1 금속돌기범프(3)는 개방부(5)상의 도체 리드(8)와 접촉할 필요가 있게 된다. 제 6 도는 반도체칩(1)의 주변부에 전극(2)이 배열되고, 플렉시블기판(4)상의 외부접속용 전극(6)이 반도체칩(1)의 그 주변부의 전극(2)의 위치보다도 안쪽에 1열 내지 복수 열로 배열되어 있는 예를 나타내고 있다.
[실시예 4]
본 발명의 제 4 실시예를 제 7 도를 참조로 설명한다.
제 7 도에 도시된 바와같이, 예를들면 반도체칩(1)의 4 구석에 전극(2a)이 설치되고 위치맞춤전용 제 2 금속돌기범프(11)가 이들 전극(2a)에 형성되어 있다. 위치맞춤전용 제2 금속돌기범프(11)는 하나의 금속돌기범프를 제 1 금속돌기범프(3)와 같은 다른 금속돌기범프상에 포갠 2 단으로 형성하고 있다. 이와 같이, 위치맞춤전용 제 2 금속돌기범프(11)를 제 1 금속 돌기 범프(3)와 같이 2단으로 포갠 범프로 한 이유는, 반도체칩(1)의 전극(2)에 제 1 금속돌기범프(3)를 형성할 때와 같은 돌기 본더를 쓸수 있기 위해서 이다.
위치맞춤전용 제 2 금속돌기범프(11)에 대응하는 플렉시블 기판(4)의 부분에 위치맞춤전용 개방부(12)가 형성되어 있다. 제 2 금속돌기범프(11)가 대응 개방부(12)에 끼워짐으로써, 반도체칩(1)과 플렉시블 기판(4)과의 본딩 위치의 위치맞춤을 정확히 행할 수 있다.
위치맞춤한 후에, 제 2 금속돌기범프(11)의 선단을 엣지 본더(edge bonder)로 으깨므로써, 제 2 금속돌기범프(11)가 개방부(12)에 단단히 밀착되도록 반경 방향으로 부풀어진다. 그래서, 반도체칩(1)과 플렉시블 기판(4)이 서로에 고정되므로, 수지밀봉시의 플렉시블 기판(4)의 부유가 방지될 수 있다. 위치맞춤전용 개방부(12)의 형상이 원형이면 위치 정밀도가 향상된다.
반도체칩(1)의 전극 표면은 외기, 습도로부터 보호하기 위해서 예를들면 폴리이미드(PI)로 된 코팅(20)이 반도체칩(1)상에 형성된다.
플렉시블 기판(4)의 중앙에 중앙개방부(10)가 설치되고, 중앙 개방부(10)내에 복수의 도체 리드(8)가 돌출되어 있고, 도체 리드(8)의 선단이 반도체 칩(1)의 대응 제1 금속돌기범프(3)에 위치되고, 도체 리드(8)와 제1 금속돌기범프(3)가 중앙개방부(10)에서 서로 결합되어 있다. 그리고, 중앙개방부(10)를 통해 밀봉 수지(19)를 넣어, 도체 리드(8)와 제1 금속돌기범프(3) 사이의 접합부가 밀봉된다. 이 밀봉에 의해, 접합부의 보강에 덧붙여 접합부의 산화, 부식을 방지할 수 있다.
[실시예 5]
본 발명의 제 5 실시예를 제 8 도를 참조로 서술한다.
반도체칩(1)의 전극(2)에 대응하는 위치에서 플렉시블 기판(4)에 관통구(14)가 형성되어 있다. 관통구(14)는 도금에 의해 구리 등의 전도재로 메워져 있다. 그래서, 제 1 금속돌기범프(3)에 접속된 패드가 형성되어 있다. 도금의 두께를 플렉시블 기판(4)의 표면에서 반도체칩(1) 방향으로 조금 돌출한 정도까지 예를들면, 약 50㎛로 석출시키는 것에 의해, 반도체칩(1)의 제1 금속돌기범프(3)를 생략하는 것도 가능하다.
반도체칩(1)과 플렉시블기판(4) 사이의 공간을 통해 에폭시 또는 실리콘 계등의 밀봉수지(19)를 따라 넣어, 반도체칩(1)이 플렉시블 기판(4)에 고정하고, 반도체칩(1)의 전극 표면이 밀봉된다. 더나아가, 본 실시예에서는 플렉시블 기판(4)상의 도체 리드(8)위에 예를들면 폴리이미드(PI) 등으로 이루어지는 솔더레지스트(15)가 외부 접속용 전극(6)을 제외하고 행해진 3층 구조로 되어 있어 외부접속용 전극(6)상에는 납땜 돌기범프(13)가 형성되어 있다.
[실시예 6]
본 발명의 제 6 실시예가 제 9 도를 참조로 서술된다.
제 9 도에 도시된 바와같이, 플렉시블 기판(4)상에는 반도체칩(1)에 대응하는 영역내에 있는 일그룹의 외부접속용 전극(6) 이외에, 반도체칩(1)에 대응하는 영역밖으로 또다른 그룹의 별도의 외부접속용 전극(16)이 형성되어 있다. 일그룹의 전극(16)의 각 전극은 플렉시블 기판(4)상에 형성된 도체 리드(8)를 통해 한쌍의 다른 그룹의 전극(6)중 하나에 연결되고 있다. 더나아가, 도체 리드(8)는 반도체 칩(1)의 전극(2)에 형성된 제1 금속돌기범프(3)를 통해 반도체칩(1)에 연결된다.
금, Au/Pd, 구리 등의 제 2 금속돌기범프(17)는 반도체칩(1)의 영역으로부터 외부로 연장하는 각각의 외부 접속용 전극에 형성되어 있다. ET(Electrical Test)/BT(Burn in Test) 등의 테스트가 전용의 지그(Jig)에 의해 행할 수 있다. 테스트를 행한 후에, 플렉시블 기판(4)(도체 리드(8)도 포함)을 화살표(27)로 나타내는 반도체칩(1)의 외주를 따른선으로 절단하여, 플렉시블 기판(4)의 반도체칩(1)에 대응하는 영역외의 부분을 절제함에 의해 본 실시예의 반도체장치의 외형을 반도체칩(1)과 동일하게 할 수 있어, 반도체 장치의 장착 면적을 작게 할 수 있다.
상술한 바와같이, 플렉시블 기판을 반도체칩(1)에 대응하는 영역 외측에 플렉시블 기판(4)의 영역을 테스트하기 위한 테스트용의 외부 접속용 전극(16)을 설치하는 것은 상술한 제1 실시예 내지 제5 실시예에 적용 가능하다. 특히, 제1 실시예 내지 제5 실시예의 반도체 장치가 상기 실시예중 하나와 유사한 반도체 장치를 기초로 제조될 수 있다.
제 11 도는 테스트용 외부 접속 전극(16)이 제 5 실시예에 적용된 구조의 예를 도시한다. 제 11 도에 도시된 바와같이, 플렉시블 기판(4)은 반도체칩(1) 보다 큰 형상을 갖는다. 플렉시블 기판(4)상에는 테스트용 외부 접속 전극(16)이 반도체칩(1)에 대응하는 영역과 다른 영역에 형성되어 있다. 테스팅용 외부 접속 전극(16) 각각은 플렉시블 기판상에 형성된 도체 리드(8)를 통해 한쌍의 외부 접속 전극(6)중 하나에 연결된다. 납땜 돌기 범프(23)는 테스팅용 외부 접속 전극(16)상에 형성된다. 전극(2), 제1 금속돌기범프(3), 관통구(14), 솔더레지스트(15), 밀봉수지(19) 및 납땜돌기범프(13)는 제 8 도에 도시된 것과 유사한 구조를 갖는다.
테스팅후, 플렉시블 기판(4)(도체 리드(8), 솔더 레지스트(15) 및 밀봉 수지(19)를 포함)은 화살표(27)로 나타낸 반도체 칩(1)의 외주를 따른 선으로 절단된다.
[실시예 7, 8]
전극(2,2a,6,16) 제 2 금속돌기범프(3,7,11,17), 개방부(5,10) 및 관통구(14)는 이것들의 반도체칩(1)에 대해 여러 가지로 맞추어 배치 적용할 수 있다. 제 10 도는 이들을 적당히 맞출 수 있는 본 발명의 실시예의 평면도이고, 오른쪽반이 본 발명의 제 7 실시예를 나타내고, 왼쪽반이 본 발명의 제8실시예를 나타낸다.
제 7 실시예 및 제 8 실시예의 반도체 장치에서, 반도체 칩(1)은 그 양측에 복수의 스프로킷 구멍(30)을 가지는 테이프 형태의 플렉시블 기판(4)에 부착된다. 플렉시블 기판(4)의 주위에는 지지부(29)를 남기어 분리용 구멍(28)이 설치되어 있다. 제 9 도에 나타내는 제 6 실시예의 반도체 장치는 테이프 형태의 플렉시블 기판(4)에 반도체칩(1)을 설치한 상태이다. 제 3 도 내지 제 8 도에 도시된 제1실시예 내지 제 5 실시예의 반도체 장치는 제 10 도에 나타내는 상태의 것으로부터 지지부(29)를 절단하여, 도체 리드(8)를 분리용 구멍(28)의 부분에서 절제하고 반도체칩의 외측의 부분을 절제하여 얻을 수 있다.
반도체칩(1), 전극(2), 플렉시블 기판(4) 개방부(5), 외부접속용 전극(6), 제 2 금속돌기범프(7) 도체리드(8), 중앙개방부(10), 위치맞춤전용 제 2 금속돌기범프(11), 위치맞춤전용 개방부(12) 외부 접속용 전극(16) 및 제 2 금속돌기범프(17)는 제 3 도 내지 제 9 도에 나타내는 것과 같은 구조이다. 제 10 도에는 나타낼 수 없지만, 제 10 도에 나타내는 제 7, 8 실시예에는 제 3 도 내지 제 9 도에 나타내는 것과 같은 제 1 금속돌기범프(3) 등이 설치되어 있다.
제 10 도의 우측은 위치맞춤전용 전극(2a)과 위치맞춤전용 제 2 금속돌기범프(11)를 가지지 않은 예로, 주로 플렉시블 기판(4)의 개방부(5)와 제 1 금속돌기범프(3)를 끼워넣는 것으로 위치맞춤을 행하고 있다. 플렉시블 기판(4)상의 외부 접속용 전극(6)은 반도체칩(1)이 장착된 영역 안쪽에 배치되고, 테스트에 이용되는 외부접속용 전극(16)은 반도체칩(1)이 장착된 영역밖 즉, 분리용 구멍(28) 외부에 배열된다.
제 10 도의 좌측에 나타내는예는 반도체칩(1)의 4구석에 있는 위치맞춤전용 제 2 금속돌기범프(11)와, 플렉시블 기판(4)의 위치맞춤전용 개방부(12)로 위치맞춤을 행하고 있다. 이 예에서, 전극(2)은 플렉시블 기판(4)에 형성된 중앙개방부(10)의 내측에 대응하는 위치에 집중하여 설치된다. 더나아가, 플렉시블 기판(4)의 외부접속용 전극(6)은 전극(2)의 위치보다 외측의 위치에 배열되고 반도체칩(1)이 그안에 장착된다. 외부접속용 전극이 반도체칩이 장착된 영역의 외측 영역에 배열되어 있다.
상술한 바와같이, 본 발명의 반도체 장치에 따르면, 반도체칩과 플렉시블 기판을 제 1 금속돌기범프로 서로 접속하고, 플렉시블기판에 설치한 제 2 금속돌기범프를 장착기판에 접속함에 의해, 장착기판의 휘어짐이라든지 굴곡의 영향 또는 장착기판의 열팽창의 영향을 반도체칩에 주지 않는다. 특히, 제 1 금속돌기범프에 의해 반도체칩과 플렉시블 기판으로부터 분리시키기 위해서 탄성 접착제를 상기 공간에 충전할 필요가 없다.
또한, 플렉시블 기판에 대한 장착기판의 접속이 제 2 범프로 행하여지고, 플렉시블 기판의 외측에 리드 등이 돌출하지 않기 때문에, 플렉시블 기판의 칫수를 반도체칩과 같은 정도의 크기로 하는 것에 의해 장착 면적을 작게 할 수 있다. 또한, 제 1 금속돌기범프와 개방부를 끼워 합치고, 위치결정용 범프를 위치결정용 개방부에 끼워 합치는 것에 의해, 반도체칩과 플렉시블 기판과의 위치맞춤을 용이하게 정확히 행할 수 있다.
또한, 반도체 칩의 외주를 따라 절단할 수 있고 플렉시블 기판의 테스팅용 전극이 반도체칩이 장착된 위치에 외부 영역에 배열되므로, 반도체칩을 플렉시블 기판에 접속한 상태로 ET/BT 등의 테스트를 행할 수 있다. 이들 테스트후에 플렉시블 기판을 반도체칩의 외주를 따라서 절단함에 의해 반도체 칩의 것과 동일한 형상을 가진, 테스트 완료의 반도체 장치를 얻을 수 있다.

Claims (10)

  1. 외형이 반도체칩(1)과 동일하고, 반도체칩상의 전극(2)에 대응하는 위치에 개방부(5)를 갖고 있는 플렉시블 기판(4)과,
    플렉시블 기판상에 패턴 형성되고 상기 개방부에 배치된 도체 리드(8)와,
    상기 반도체칩의 전극상에 형성되어 상기 도체 리드와 접속하는 제 1 범프(3)와,
    상기 플렉시블 기판상에 형성되어 도체 리드에 접속된 외부 접속용 제 2 범프(7)를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 도체 리드가 반도체칩에 대향인 플렉시블 기판의 표면에 설치되고, 제 1 범프가 플렉시블 기판의 개방부에 끼워진 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    제 1 범프(3W)는 금속돌기를 복수단으로 포갠 것을 특징으로 하는 반도체 장치.
  4. 제 2 항에 있어서,
    제 1 범프와 개방부가 수지(9)로 밀봉된 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    금속돌기를 복수단으로 포갠 위치결정용 제 2 범프(11)는 반도체칩에 설치되고, 상기 위치 결정용 제 2 범프가 위치 결정용 제 2 범프에 대응하는 플렉시블 기판상의 위치에 형성된 위치결정용 개방부(12)에 끼워진 것을 특징으로 하는 반도체 장치.
  6. 외형이 반도체칩과 동일하고 반도체칩상의 전극(2)에 대응하는 위치에서 개방 관통구(14)를 가진 플렉시블 기판(4)과,
    상기 관통구를 전도재로 매립하여 얻어진 패드와,
    플렉시블 기판상에 패턴 형성되고 패드에 접속된 도체 리드(8)와,
    상기 반도체칩상의 전극에 설치되고 패드와 접속하는 제 1 범프(3)와,
    상기 플렉시블 기판상에 형성되어 도체 리드에 접속된 외부 접속용 제 2 범프(13)를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    플렉시블 기판과 반도체 칩 사이의 공간이 수지로 밀봉된 것을 특징으로 하는 반도체 장치.
  8. 외형이 반도체칩(1)보다 크고 반도체칩상의 전극(2)에 대응하는 위치에 개방부(5)를 가진 플렉시블 기판(4)과,
    플렉시블 기판상에 패턴 형성되고 개방부에 배열된 도체 리드(8)와,
    반도체 칩상의 전극상에 형성되어 도체 리드에 접속된 제 1 범프(3)와,
    반도체칩이 도체 리드에 장착 접속된 플렉시블 기판상의 영역에 형성된 외부 접속용 제 2 범프(7)와,
    반도체칩이 장착되는 영역과 다른 플렉시블 기판상의 영역에 형성되고 도체 리드에 접속되는 테스트용 전극(16)을 포함하며;
    상기 절단전 플렉시블 기판을 도체 리드와 함께 반도체칩의 외주(27)를 따라 절단하여, 도체 리드와 플렉시블 기판의 외측부분을 제거함으로써, 플렉시블 기판의 외형이 반도체 칩의 외형과 같게 한 것을 특징으로 하는 반도체 장치.
  9. 제 8 항에 있어서,
    도체 리드는 반도체칩에 대향인 플렉시블 기판의 표면에 형성되고, 제 1 범프는 플렉시블 기판의 개방부에 끼워진 것을 특징으로 하는 반도체 장치.
  10. 외형이 반도체칩(1)보다 크고, 반도체 칩상의 전극에 대응하는 위치에서 관통구(14)를 가진 플렉시블 기판(4)과,
    상기 관통구를 전도재로 매립하여 얻어진 패드와,
    플렉시블 기판상에 패턴 형성되고 패드에 접속된 도체 리드(8)와,
    반도체 칩상의 전극상에 형성되어 패드에 접속된 제 1 범프(3)와,
    반도체칩이 도체 리드에 장착 접속된 플렉시블 기판상의 영역에 형성된 외부 접속용 제 2 범프(7)와,
    반도체칩이 장착되는 영역과 다른 플렉시블 기판상의 영역에 형성되고, 도체 리드에 접속되는 테스트용 전극(16)을 포함하며;
    상기 플렉시블 기판을 도체 리드와 함께 반도체칩의 외주를 따라 절단하여, 도체 리드와 플렉시블 기판의 외측부분을 제거함으로써,플렉시블 기판의 외형이 반도체 칩의 외형이 같게 한 것을 특징으로 하는 반도체 장치.
KR1019960011710A 1995-04-18 1996-04-18 반도체 장치 KR100223727B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP7092155A JPH08288424A (ja) 1995-04-18 1995-04-18 半導体装置
JP95-92155 1995-04-18

Publications (2)

Publication Number Publication Date
KR960039239A KR960039239A (ko) 1996-11-21
KR100223727B1 true KR100223727B1 (ko) 1999-10-15

Family

ID=14046540

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960011710A KR100223727B1 (ko) 1995-04-18 1996-04-18 반도체 장치

Country Status (3)

Country Link
US (1) US5892271A (ko)
JP (1) JPH08288424A (ko)
KR (1) KR100223727B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100944472B1 (ko) * 2001-05-14 2010-03-03 페어차일드 세미컨덕터 코포레이션 금속 범프를 갖는 반도체 다이 패키지용 캐리어

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG60102A1 (en) * 1996-08-13 1999-02-22 Sony Corp Lead frame semiconductor package having the same and method for manufacturing the same
KR100222299B1 (ko) * 1996-12-16 1999-10-01 윤종용 웨이퍼 레벨 칩 스케일 패키지 및 그의 제조 방법
US6064576A (en) * 1997-01-02 2000-05-16 Texas Instruments Incorporated Interposer having a cantilevered ball connection and being electrically connected to a printed circuit board
JPH10326795A (ja) * 1997-03-28 1998-12-08 Sony Corp 半導体装置とその製造方法
US6551857B2 (en) 1997-04-04 2003-04-22 Elm Technology Corporation Three dimensional structure integrated circuits
US6114763A (en) * 1997-05-30 2000-09-05 Tessera, Inc. Semiconductor package with translator for connection to an external substrate
JPH10335567A (ja) * 1997-05-30 1998-12-18 Mitsubishi Electric Corp 半導体集積回路装置
US7898275B1 (en) * 1997-10-03 2011-03-01 Texas Instruments Incorporated Known good die using existing process infrastructure
US6097087A (en) * 1997-10-31 2000-08-01 Micron Technology, Inc. Semiconductor package including flex circuit, interconnects and dense array external contacts
US6740960B1 (en) * 1997-10-31 2004-05-25 Micron Technology, Inc. Semiconductor package including flex circuit, interconnects and dense array external contacts
JP3497722B2 (ja) * 1998-02-27 2004-02-16 富士通株式会社 半導体装置及びその製造方法及びその搬送トレイ
JP3565090B2 (ja) * 1998-07-06 2004-09-15 セイコーエプソン株式会社 半導体装置の製造方法
JP2001024085A (ja) * 1999-07-12 2001-01-26 Nec Corp 半導体装置
US6246109B1 (en) * 1999-08-05 2001-06-12 Ming-Tung Shen Semiconductor device and method for fabricating the same
JP2001085470A (ja) * 1999-09-16 2001-03-30 Fujitsu Ltd 半導体装置及びその製造方法
JP2001339011A (ja) * 2000-03-24 2001-12-07 Shinko Electric Ind Co Ltd 半導体装置およびその製造方法
JP4454814B2 (ja) * 2000-08-29 2010-04-21 Ｎｅｃエレクトロニクス株式会社 樹脂封止型半導体装置及びその製造方法
US6900532B1 (en) * 2000-09-01 2005-05-31 National Semiconductor Corporation Wafer level chip scale package
JP3591458B2 (ja) * 2000-12-15 2004-11-17 松下電器産業株式会社 半導体装置の実装構造および半導体装置
DE10106836B4 (de) * 2001-02-14 2009-01-22 Infineon Technologies Ag Integrierte Schaltungsanordnung aus einem flächigen Substrat
US6940178B2 (en) * 2001-02-27 2005-09-06 Chippac, Inc. Self-coplanarity bumping shape for flip chip
US7034386B2 (en) * 2001-03-26 2006-04-25 Nec Corporation Thin planar semiconductor device having electrodes on both surfaces and method of fabricating same
US7115986B2 (en) * 2001-05-02 2006-10-03 Micron Technology, Inc. Flexible ball grid array chip scale packages
US6800947B2 (en) * 2001-06-27 2004-10-05 Intel Corporation Flexible tape electronics packaging
SG122743A1 (en) * 2001-08-21 2006-06-29 Micron Technology Inc Microelectronic devices and methods of manufacture
US7190069B2 (en) * 2001-10-02 2007-03-13 Cardiac Pacemakers, Inc. Method and system of tape automated bonding
SG104293A1 (en) 2002-01-09 2004-06-21 Micron Technology Inc Elimination of rdl using tape base flip chip on flex for die stacking
JP3687610B2 (ja) * 2002-01-18 2005-08-24 セイコーエプソン株式会社 半導体装置、回路基板及び電子機器
SG115459A1 (en) 2002-03-04 2005-10-28 Micron Technology Inc Flip chip packaging using recessed interposer terminals
SG115455A1 (en) * 2002-03-04 2005-10-28 Micron Technology Inc Methods for assembly and packaging of flip chip configured dice with interposer
SG111935A1 (en) * 2002-03-04 2005-06-29 Micron Technology Inc Interposer configured to reduce the profiles of semiconductor device assemblies and packages including the same and methods
SG115456A1 (en) 2002-03-04 2005-10-28 Micron Technology Inc Semiconductor die packages with recessed interconnecting structures and methods for assembling the same
US6975035B2 (en) * 2002-03-04 2005-12-13 Micron Technology, Inc. Method and apparatus for dielectric filling of flip chip on interposer assembly
SG121707A1 (en) * 2002-03-04 2006-05-26 Micron Technology Inc Method and apparatus for flip-chip packaging providing testing capability
EP1367644A1 (en) * 2002-05-29 2003-12-03 STMicroelectronics S.r.l. Semiconductor electronic device and method of manufacturing thereof
US7402897B2 (en) 2002-08-08 2008-07-22 Elm Technology Corporation Vertical system integration
US20040036170A1 (en) * 2002-08-20 2004-02-26 Lee Teck Kheng Double bumping of flexible substrate for first and second level interconnects
US7939934B2 (en) * 2005-03-16 2011-05-10 Tessera, Inc. Microelectronic packages and methods therefor
JP4819471B2 (ja) * 2005-10-12 2011-11-24 日本電気株式会社 配線基板及び配線基板を用いた半導体装置並びにその製造方法
TWI311806B (en) * 2006-05-12 2009-07-01 Chipmos Technologies Inc Cob type ic package for improving bonding of bumps embedded in substrate and method for fabricating the same
US7847399B2 (en) * 2007-12-07 2010-12-07 Texas Instruments Incorporated Semiconductor device having solder-free gold bump contacts for stability in repeated temperature cycles
FI125526B (fi) * 2008-08-25 2015-11-13 Ge Embedded Electronics Oy Sähköisiä komponentteja sisältävä paketoitu piirilevyrakenne ja menetelmä sähköisiä komponentteja sisältävän paketoidun piirilevyrakenteen valmistamiseksi
US8314499B2 (en) * 2008-11-14 2012-11-20 Fairchild Semiconductor Corporation Flexible and stackable semiconductor die packages having thin patterned conductive layers
TWI380421B (en) * 2009-03-13 2012-12-21 Advanced Semiconductor Eng Method for making silicon wafer having through via
JP2010238693A (ja) * 2009-03-30 2010-10-21 Toppan Printing Co Ltd 半導体素子用基板の製造方法および半導体装置
TWI469289B (zh) * 2009-12-31 2015-01-11 矽品精密工業股份有限公司 半導體封裝結構及其製法
KR20110105530A (ko) * 2010-03-19 2011-09-27 삼성전자주식회사 전자 소자, 이를 포함하는 패키지 및 패키지 제조 방법
KR101692956B1 (ko) * 2010-09-20 2017-01-04 삼성전자 주식회사 테이프 패키지
DE102011115887A1 (de) * 2011-10-15 2013-04-18 Danfoss Silicon Power Gmbh Leistungshalbleiterchip mit oberseitigen Potentialflächen
DE102011115886B4 (de) 2011-10-15 2020-06-18 Danfoss Silicon Power Gmbh Verfahren zur Schaffung einer Verbindung eines Leistungshalbleiterchips mit oberseitigen Potentialflächen zu Dickdrähten
US10163828B2 (en) * 2013-11-18 2018-12-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and fabricating method thereof
TWI667865B (zh) * 2014-05-07 2019-08-01 易鼎股份有限公司 Flexible circuit board line lap structure
JP6689691B2 (ja) * 2016-07-12 2020-04-28 新光電気工業株式会社 配線基板及びその製造方法
US10120971B2 (en) * 2016-08-30 2018-11-06 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package and layout method thereof

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3868724A (en) * 1973-11-21 1975-02-25 Fairchild Camera Instr Co Multi-layer connecting structures for packaging semiconductor devices mounted on a flexible carrier
US4246595A (en) * 1977-03-08 1981-01-20 Matsushita Electric Industrial Co., Ltd. Electronics circuit device and method of making the same
JPS61111561A (ja) * 1984-10-05 1986-05-29 Fujitsu Ltd 半導体装置
FR2604029B1 (fr) * 1986-09-16 1994-08-05 Toshiba Kk Puce de circuit integre possedant des bornes de sortie ameliorees
US4783695A (en) * 1986-09-26 1988-11-08 General Electric Company Multichip integrated circuit packaging configuration and method
US4914741A (en) * 1987-06-08 1990-04-03 Digital Equipment Corporation Tape automated bonding semiconductor package
JP2641912B2 (ja) * 1988-08-12 1997-08-20 九州日本電気株式会社 格子配列形半導体素子パッケージ
JP2517402B2 (ja) * 1989-07-20 1996-07-24 イビデン株式会社 半導体装置
JPH03227541A (ja) * 1990-02-01 1991-10-08 Hitachi Ltd 半導体装置
JPH04233749A (ja) * 1990-08-06 1992-08-21 Motorola Inc 電気アセンブリ用たわみチップ・キャリア
US5128746A (en) * 1990-09-27 1992-07-07 Motorola, Inc. Adhesive and encapsulant material with fluxing properties
US5214307A (en) * 1991-07-08 1993-05-25 Micron Technology, Inc. Lead frame for semiconductor devices having improved adhesive bond line control
JPH0521640A (ja) * 1991-07-10 1993-01-29 Shin Etsu Polymer Co Ltd Ｉｃチツプ搭載用基板およびｉｃチツプの搭載方法
JPH05129366A (ja) * 1991-11-08 1993-05-25 Fujitsu Ltd 集積回路用ｔａｂ実装構造
US5602419A (en) * 1993-12-16 1997-02-11 Nec Corporation Chip carrier semiconductor device assembly
JP2595909B2 (ja) * 1994-09-14 1997-04-02 日本電気株式会社 半導体装置
US5659952A (en) * 1994-09-20 1997-08-26 Tessera, Inc. Method of fabricating compliant interface for semiconductor chip

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100944472B1 (ko) * 2001-05-14 2010-03-03 페어차일드 세미컨덕터 코포레이션 금속 범프를 갖는 반도체 다이 패키지용 캐리어

Also Published As

Publication number Publication date
JPH08288424A (ja) 1996-11-01
KR960039239A (ko) 1996-11-21
US5892271A (en) 1999-04-06

Similar Documents

Publication Publication Date Title
KR100223727B1 (ko) 반도체 장치
KR100252731B1 (ko) 반도체 디바이스 및 반도체 디바이스용 패키지
KR100537243B1 (ko) 반도체 장치 및 그 제조방법
US5889325A (en) Semiconductor device and method of manufacturing the same
US5367763A (en) TAB testing of area array interconnected chips
EP0856889B1 (en) Semiconductor device mount structure and semiconductor device mounting method
US5357400A (en) Tape automated bonding semiconductor device and production process thereof
KR20010072583A (ko) 적층화 집적 회로 패키지
US6372620B1 (en) Fabrication method of wiring substrate for mounting semiconductor element and semiconductor device
KR0185570B1 (ko) 칩 스케일 패키지의 제조 방법
US6507118B1 (en) Multi-metal layer circuit
US6353326B2 (en) Test carrier with molded interconnect for testing semiconductor components
US6256207B1 (en) Chip-sized semiconductor device and process for making same
US5382546A (en) Semiconductor device and method of fabricating same, as well as lead frame used therein and method of fabricating same
USH1267H (en) Integrated circuit and lead frame assembly
KR100658120B1 (ko) 필름 기판을 사용한 반도체 장치 제조 방법
JP2001007252A (ja) 半導体装置およびその製造方法
KR19980070133A (ko) 반도체 장치, 반도체 장치의 실장장치 및, 반도체 장치의 제조방법
JP2652222B2 (ja) 電子部品搭載用基板
JP3271500B2 (ja) 半導体装置
JP4010615B2 (ja) 半導体装置
JP2555878B2 (ja) フィルムキャリヤーテープの製造方法
KR100246848B1 (ko) 랜드 그리드 어레이 및 이를 채용한 반도체 패키지
JP2784209B2 (ja) 半導体装置
KR100247909B1 (ko) 반도체장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130621

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20140630

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20150618

Year of fee payment: 17

EXPY Expiration of term