WO2010116622A1 - 半導体素子用基板の製造方法および半導体装置 - Google Patents

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metal plate
connection post
etching
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馬庭進
塚本健人
戸田順子
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凸版印刷株式会社
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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Definitions

  • FIGS. 2A to 2C are diagrams schematically showing the structure of an interposer using a QFN (Quad Flat Non-lead) type lead frame, which is an example of a conventional interposer.
  • a flat portion 21 of the lead frame on which the semiconductor element 22 is mounted is provided at the center of the lead frame made of aluminum or copper.
  • Leads 23 having a wide pitch are disposed on the outer periphery of the lead frame.
  • the lead 23 and the electrical connection terminal of the semiconductor element 22 are connected by a wire bonding method using a metal wire 24 such as a gold wire.
  • FIG. 2B the whole is finally molded with a molding resin 25 and integrated.
  • FIGS. 2A to 2C can be electrically connected only between the outer periphery of the semiconductor element and the outer periphery of the lead frame.
  • the connection between the printed board and the interposer is performed by attaching a metal pin to the extraction electrode 26 on the outer peripheral portion of the interposer.
  • BGA Ball Grid Array
  • solder balls are arranged in an array on external connection terminals on the outer periphery of an interposer.
  • a method of multilayering and stacking the wiring layers of the interposer is usually employed.
  • connection terminals of the semiconductor element are often formed in an array on the bottom surface of the semiconductor element.
  • an external connection terminal on the interposer side is arranged in the same array as that of the connection terminal of the semiconductor element, and a flip chip connection method using a small solder ball is employed for connection between the interposer and the printed board.
  • the wiring in the interposer is vertically drilled from above with a drill or a laser, and metal plating is performed in the hole, so that electrical conduction between the upper and lower sides is achieved.
  • the pitch of the external connection terminals can be reduced to about 150 to 200 ⁇ m, so that the number of connection terminals can be increased.
  • the reliability and stability of bonding are lowered, and it is not suitable for in-vehicle use where high reliability is required.
  • the interposer has a ceramic structure for the part holding the lead frame, or P-BGA (Plastic Ball Grid Array), CSP (Chip Size Package), LGA (Land Grid Array).
  • P-BGA Physical Ball Grid Array
  • CSP Chip Size Package
  • LGA Land Grid Array
  • base materials such as organic ones, and they are properly used according to the intended use.
  • the fine pitch of the connection part of the interposer with the semiconductor element and the high-speed signal correspondence are progressing in response to the miniaturization, the increase in the number of pins, and the high speed of the semiconductor element.
  • the pitch of the terminal portion of the interposer needs to be 80 to 100 ⁇ m.
  • the lead frame is affixed to a holding material 27 made of polyimide tape, and the semiconductor element 22 is fixed to the flat portion 21 of the lead frame with a fixing resin or a fixing tape 28. Thereafter, wire bonding is performed, and a plurality of chips, that is, semiconductor elements 22 are collectively molded with a molding resin 25 by a transfer molding method. Finally, exterior processing is performed, and the interposer is cut into one piece and completed.
  • connection post protrudes from the surrounding pre-mold resin layer, for example, when solder balls are to be mounted on the post.
  • solder balls due to a small shift in the mounting position, there is a possibility that the ball may drop off from the connection post, and there is a problem that the yield is lowered.
  • a first photosensitive resin layer is provided on the first surface of the metal plate, and a second surface different from the first surface of the metal plate is provided. And developing the first photosensitive resin layer by selectively exposing the first photosensitive resin layer in accordance with the first pattern and developing the first photosensitive resin layer.
  • the semiconductor according to the first aspect of the present invention It is a manufacturing method of a substrate for elements.
  • a semiconductor element is mounted on a semiconductor element substrate obtained by the method for manufacturing a semiconductor element substrate according to any one of the first aspect of the present invention to the third aspect of the present invention.
  • the semiconductor substrate is characterized in that the semiconductor element substrate and the semiconductor element are electrically connected by wire bonding.
  • the height of the bottom surface of the connection land can be processed lower than the surrounding pre-mold resin.
  • the pre-mold resin around the connection lands serves as a wall, and the solder balls can be mounted in a high yield without dropping the balls from the lands when the solder balls are mounted.
  • each manufactured BGA is 10 mm square, and has an external connection part in an array shape in plan view of 168 pins.
  • the BGA was multifaceted to the substrate and cut and cut after the following manufacturing steps to obtain individual BGA type semiconductor element substrates.
  • a connection post 5 is formed on one surface side of the copper substrate 1 (the surface opposite to the surface on which the semiconductor element 10 is mounted, hereinafter referred to as the first surface side).
  • a first resist pattern 3 is formed.
  • a second resist pattern 7 for forming a wiring pattern is formed on the other surface side of the copper substrate 1 (the surface on which the semiconductor element 10 is mounted, hereinafter referred to as the second surface side). did.
  • the semiconductor element 10 is mounted on the upper surface of the lead frame at the center of the substrate.
  • a wire bonding land 4 is formed on the upper surface of the outer periphery of the lead frame near the outer periphery of the semiconductor element 10.
  • the outer periphery of the semiconductor element 10 and the land 4 are connected by a thin gold wire 8.
  • connection posts 5 for guiding an electrical signal from the upper wiring to the back surface are arranged, for example, in an array in plan view. Further, it is necessary to electrically connect some of the lands 4 to the connection posts 5. Therefore, the wiring patterns 6 respectively connected to some of the lands 4 are formed radially, for example, from the outer periphery of the substrate toward the center so as to be connected to the connection posts 5 (not shown).
  • the first etching treatment is performed, As shown in FIG. 1D, the thickness of the copper substrate portion exposed from the resist pattern on the first surface side was reduced to 30 ⁇ m.
  • the specific gravity of the ferric chloride solution was 1.38, and the liquid temperature was 50 ° C.
  • the copper substrate 1 in the portion where the first resist pattern 3 for forming the connection post 5 is formed is not etched. Therefore, the connection post 5 existing through the front and back of the copper base material 1 can be formed.
  • the copper substrate 1 at the site where the etching process is to be performed is not completely dissolved and removed by the etching process, but the etching process is terminated when the copper substrate 1 has a predetermined thickness. Etching is performed halfway.
  • the resist pattern 3 was peeled off with a 20% aqueous sodium hydroxide solution, and the temperature of the peeling solution was 100 ° C.
  • the use of a film-like resin as the premolding resin is effective in terms of simplifying the processing. Moreover, performing the press working in the vacuum chamber has an effect of eliminating voids generated in the resin, and can suppress generation of voids in the resin.
  • the film-like resin was pressed, heating was performed at 180 ° C. for 60 minutes as post-baking. After the post-baking of the premold resin, as shown in FIG. 1G, the resin covering the first surface was removed by polishing until the bottom surface of the connection post was exposed.
  • a buffol rotary polishing apparatus was used, and the bafrole count was equivalent to 800.
  • half etching of the first surface was performed.
  • a mixed solution of sulfuric acid and hydrogen peroxide was used, and the etching amount was calculated so that the height of the connection land was 10 ⁇ m lower than that before processing.
  • the first surface was covered with a back sheet for protection, the second surface back sheet was removed, and then the second surface was etched.
  • a ferric chloride solution was used, the specific gravity of the solution was 1.32 and the temperature of the solution was 50 ° C.
  • the purpose of the etching is to form a wiring pattern on the second surface, and the copper exposed from the second resist pattern 7 on the second surface is dissolved and removed.
  • the plating layer 12 can be formed on the lead frame by an electrolytic plating method.
  • an electroless nickel / palladium / gold plating forming method that does not require a supply electrode is employed.
  • the wire bonding lands 4 at predetermined portions of the electrical connection terminals of the semiconductor element 10 and the wiring pattern 6 are mounted. And wire bonding was performed using a gold thin wire 8. Thereafter, molding was performed so as to cover the lead frame and the semiconductor element 10. Subsequently, the imprinted semiconductor substrate was cut to obtain individual semiconductor substrates. Finally, as shown in FIG. 1K, after applying flux to the terminal portions of each semiconductor substrate, the solder balls 16 are mounted and reflow processing is performed to form solder bumps. Obtained.
  • the manufacturing method and the semiconductor device for a semiconductor element substrate according to the present embodiment process the bottom surface of the connection land lower than the surrounding premold resin when manufacturing the semiconductor element substrate with a premold. can do.
  • the resin around the connecting lands served as a wall, and the balls did not fall off the lands when the solder balls were mounted.
  • solder balls can be mounted with high yield.
  • the height of the bottom surface of the connection land can be processed lower than the surrounding pre-mold resin.
  • the pre-mold resin around the connection lands serves as a wall, and the solder balls can be mounted in a high yield without dropping the balls from the lands when the solder balls are mounted.

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Abstract

　金属板の第１の面に第１の感光性樹脂層を設けることと、前記金属板の前記第１の面とは異なる第２の面に第２の感光性樹脂層を設けることと、前記金属板の前記第１の面に、接続用ポスト形成用の第１のエッチング用マスクを形成することと、前記金属板の前記第２の面に、配線パターン形成用の第２のエッチング用マスクを、形成することと、前記第１の面から前記金属板の中途までエッチングを行うことにより前記接続用ポストを形成することと、前記第１の面の前記接続用ポストの存在しない部分にプリモールド用樹脂を充填することと、前記第１の面の前記接続用ポストを周囲の前記プリモールド用樹脂よりも高さが低くなるように加工することと、前記第２の面のエッチングを行い前記配線パターンを形成することと、を含む、半導体素子用基板の製造方法。

Description

半導体素子用基板の製造方法および半導体装置
　本発明は、半導体素子を実装するための半導体素子用基板に関する。特に構造面でリードフレームに似た特徴を兼ね備えた基板の製造方法とそれを用いた半導体装置に関する。
　本願は、２００９年３月３０日に、日本に出願された特願２００９－０８１７８４号に基づき優先権を主張し、その内容をここに援用する。
　ウェハープロセスで製造される各種のメモリー、ＣＭＯＳ、ＣＰＵ等の半導体素子は、電気的接続用の端子を有する。その電気的接続用端子のピッチと、半導体素子が装着されるプリント基板側の接続部のピッチとは、そのスケールが数倍から数百倍程度異なる。そのため、半導体素子とプリント基板を接続しようとする場合、インターポーザと称されるピッチ変換のための仲介用基板（半導体素子実装用基板）が使用される。
　このインターポーザの一方の面に、半導体素子を実装し、他方の面もしくは基板の周辺でプリント基板との接続が成される。インターポーザは内部もしくは表面に金属リードフレームを有しており、リードフレームにより電気的接続経路を引き回して、プリント基板との接続を行う外部接続端子のピッチを拡張している。
　図２Ａ－図２Ｃは、従来技術のインターポーザの一例である、ＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ－ｌｅａｄ）式リードフレームを用いたインターポーザの構造を模式的に示した図である。
　図２Ａに示すように、アルミニウムあるいは銅からなるリードフレームの中央部に半導体素子２２を搭載するリードフレームの平坦部分２１を設ける。リードフレームの外周部にピッチの広いリード２３を配設する。リード２３と半導体素子２２の電気的接続用端子との接続には、金線などのメタルワイヤー２４を使用したワイヤーボンディング法によって行われる。図２Ｂに示すように、最終的には全体をモールド用樹脂２５でモールドして一体化する。
　なお、図２Ａ、図２Ｂ中の保持材２７は、リードフレームを保持するもので、モールド用樹脂２５によるモールド後に図２Ｃに示すように除去される。しかし、図２Ａ－図２Ｃのインターポーザでは、電気的接続が半導体素子の外周部とリードフレームの外周部とでしか行えないため、端子数が多い半導体素子には不向きといえる。
　プリント基板とインターポーザの接続は、半導体素子の端子数が少ない場合には、インターポーザの外周部の取り出し電極２６に金属ピンを装着して行われる。また、半導体素子の端子数が多い場合には、半田ボールをインターポーザの外周部の外部接続端子にアレイ状に配置するＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）が知られている。
　面積が狭く、端子数が多い半導体素子に対しては、配線層が一層のみのインターポーザでは、ピッチの変換が困難である。そのため、インターポーザの配線層を多層化し、積層する手法が通常、採用されている。
　面積が狭く、端子数が多い半導体素子の場合には、半導体素子の接続端子は、半導体素子の底面にアレイ状に配置して形成されることが多い。そのため、インターポーザ側の外部接続端子を半導体素子の接続端子と同一なアレイ状の配置とし、インターポーザとプリント基板との接続には微少な半田ボールを用いるフリップチップ接続方式が採用される。インターポーザ内の配線は、上部から垂直方向にドリルもしくはレーザーで穿孔し、孔内に金属めっきを行うことにより、上下の電気的導通がとられる。
　この方式によるインターポーザでは、外部接続端子のピッチは凡そ１５０～２００μｍ程度まで微細化できるため、接続端子数を増やすことはできる。しかし、接合の信頼性や安定性は低下し、高い信頼性が要求される車載用などには向いていない。
　こうしたインターポーザは使用する材料や構造により、リードフレーム部分を保持する部分の構造がセラミックのものや、あるいはＰ－ＢＧＡ（Ｐｌａｓｔｉｃ　Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）、ＣＳＰ（Ｃｈｉｐ　Ｓｉｚｅ　Ｐａｃｋａｇｅ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）のように、基材が有機物のものなど数種類あり、目的用途に応じて使い分けられている。
　上記のいずれのインターポーザも、半導体素子の小型化、多ピン化、高速化に対応して、インターポーザの半導体素子との接続部分のファインピッチ化及び高速信号対応が進んでいる。微細化の進展を考慮すると、インターポーザの端子部分のピッチは８０～１００μｍが必要である。
　ところで、導通部・兼・支持部材とも云えるリードフレームは、薄い金属をエッチングして形成されるが、安定したエッチング処理と、その後の加工におけるハンドリングのために、金属板は１２０μｍ程度の厚さを有していることが望ましい。また、ワイヤーボンディングの際に十分な接合強度を得るためには、一定程度の金属層の厚みとランド面積が必要となる。
　上記の条件を考慮し、金属板の厚さとしては１００～１２０μｍ程度が最低必要と云われている。その場合、金属板の両側からエッチングするとして、リードのピッチで１２０μｍ、リード線幅で６０μｍ程度のファイン化が限界と云われている。
　さらに別の問題として、インターポーザ製造のプロセスにおいて保持材を廃棄することとなる為に、コストアップが生じるということがある。この点について、図２Ａ－図２Ｃを用いて説明する。
　リードフレームはポリイミドテープからなる保持材２７に貼り付けられ、リードフレームの平坦部分２１に半導体素子２２を固定用樹脂もしくは固定用テープ２８で固定する。その後、ワイヤーボンディングを行い、トランスファーモールド法で複数のチップすなわち半導体素子２２をモールド用樹脂２５で一括してモールドする。最後に、外装加工を施し、インターポーザが１個１個になるよう断裁して完成する。
　リードフレームの裏面２９がプリント基板との接続面となる場合、モールド時にモールド用樹脂２５がリードフレームの裏面２９の接続端子面に回りこみ接続端子に付着しないようにするため不可欠である。そのため、インターポーザの製造プロセスにおいて、保持材２７が必要であった。しかし、最終的には、保持材２７は不要であるため、モールド加工をした後に、保持材２７を取り外して棄てる必要があり、コストアップに繋がる。
　尚、このような従来技術の一例が、特許文献１に記載されている。ちなみに、特許文献１では、基板を貫通する導体ポストを絶縁樹脂で支持しており、導体ポストの部分が樹脂から突出した構造が開示されている。
　これらの問題を解決し、超ファインピッチの配線すなわちピッチが極めて小さい配線を形成でき、安定したワイヤーボンディング加工が可能で、且つ、経済性にもすぐれた類の半導体素子用基板を提供する方法として、例えば、プリモールド樹脂を配線の支持体とした構造の半導体素子用基板が特許文献２に記載されている。
　特許文献２に記載のリードフレーム状の半導体素子用基板の製造法について以下に述べる。金属板の第１の面には接続用ポスト形成用のレジストパターン、第２の面には配線パターン形成用のレジストパターンを形成し、第１の面の上から、銅を所望の厚さまでエッチングしたのち、第１の面にプリモールド用樹脂を塗布し、プリモールド層を形成し、その後に、第２の面のエッチングを行い、配線を形成して、最後に両面のレジストを剥離する。
　このようにして製造したリードフレーム状の半導体素子用基板においては、金属の厚さを、ファインエッチングが可能なレベルまで小さくしても、プリモールド樹脂が支持体となっているため、安定したエッチングが可能である。また超音波エネルギーの拡散が小さいため、ワイヤーボンディング性にも優れる。さらに、ポリイミドテープなどの保持材を使用しないため、それによるコストアップも抑えることができる。
特開平８－３４００６９号公報 特開平１０－２２３８２８号公報
　しかし、特許文献２の技術には構造上の問題点がある。特許文献２の技術では、充填されるプリモールド用樹脂の厚さは、リードフレームに必要な剛性を与えるのに十分な程度必要であり、なおかつ、接続用ポストの底面は、完全に露出していなければならない。
　このように厚さを制御して塗付する方法としては、例えば、シリンジ等を用いて、塗付面の底の一点あるいは複数点からプリモールド用樹脂を流し込み、それが塗布面全体までぬれ広がるのを待つことが挙げられる。この場合、プリモールド用樹脂は、接続用ポスト底面が露出している状態を保たねばならない関係上、プリモールド用樹脂の高さが、接続用ポスト底面に達する前に、プリモールド用樹脂の充填を終えられねばならない。その結果として、プリモールド用樹脂の高さは接続用ポストよりも低くなる。
　この状態を保持したままで、半導体素子用基板が完成した場合、接続用ポストは、周囲のプリモールド樹脂層から突出した状態となっており、これに例えば、半田ボールを搭載しようとした場合には、搭載位置の小さなずれのために、ボールが接続用ポストから脱落する可能性があり、収率を下げるという問題がある。
　前記従来技術が抱える問題点に鑑み、本発明は、プリモールド付きのリードフレーム状の半導体素子用基板を製造する過程で、半田ボール搭載時にボールがランドから脱落することなく、高収率にて半田ボール搭載を行うことができる半導体素子用基板の製造方法及び半導体装置を提供する。
　本発明の第１様態は、（イ）金属板の第１の面に第１の感光性樹脂層を設けることと、前記金属板の前記第１の面とは異なる第２の面に第２の感光性樹脂層を設けることと、前記第１の感光性樹脂層に第１のパターンに応じて選択的に露光を行い現像することにより、前記金属板の前記第１の面に、現像された前記第１の感光性樹脂層からなる、接続用ポスト形成用の第１のエッチング用マスクを形成することと、前記第２の感光性樹脂層に第２のパターンに応じて選択的に露光を行い現像することにより、前記金属板の前記第２の面に、現像された前記第２の感光性樹脂層からなる、配線パターン形成用の第２のエッチング用マスクを形成することと、前記第１のエッチング用マスク及び前記第２のエッチング用マスクの形成後に、（ロ）前記第１の面から前記金属板の中途までエッチングを行うことにより前記接続用ポストを形成することと、前記第１の面の前記接続用ポストの存在しない部分にプリモールド用樹脂を充填することと、前記第１の面の前記接続用ポストを周囲の前記プリモールド用樹脂よりも高さが低くなるように加工することと、前記第２の面のエッチングを行い前記配線パターンを形成することと、を含む、半導体素子用基板の製造方法である。
　本発明の第２様態は、前記第１の面の前記接続用ポストの存在しない部分に前記プリモールド用樹脂を充填することは、前記第１の面の全体を前記プリモールド用樹脂によって埋没させることと、前記埋没させた後に、前記接続用ポストの底面が露出するように前記プリモールド用樹脂を厚さ方向に均一に除去することと、を含む、本発明の第１様態に記載の半導体素子用基板の製造方法である。
　本発明の第３様態は、前記第１の面の前記接続用ポストを周囲の前記プリモールド樹脂よりも高さが低くなるように加工することは、ハーフエッチングにより行われる、本発明の第１様態又は本発明の第２様態のいずれかに記載の半導体素子用基板の製造方法である。
　本発明の第４様態は、本発明の第１様態乃至本発明の第３様態のいずれかに記載の半導体素子用基板の製造方法によって得られた半導体素子用基板に、半導体素子が実装され、前記半導体素子用基板と前記半導体素子との間がワイヤーボンディングによって電気的接続されていること、を特徴とする半導体基板である。
　本発明によれば、プリモールド付きの半導体素子用基板を製造する際に、接続用ランドの底面の高さを、周囲のプリモールド用樹脂よりも低く加工することができる。このことによって、接続用ランド周辺のプリモールド用樹脂が壁の役をはたし、半田ボール搭載時にボールがランドから脱落することなく、高収率にて半田ボール搭載を行うことができる。
本発明に係るリードフレーム状の半導体素子用基板の製造工程を模式的に示す説明図。 本発明に係るリードフレーム状の半導体素子用基板の製造工程を模式的に示す説明図。 本発明に係るリードフレーム状の半導体素子用基板の製造工程を模式的に示す説明図。 本発明に係るリードフレーム状の半導体素子用基板の製造工程を模式的に示す説明図。 本発明に係るリードフレーム状の半導体素子用基板の製造工程を模式的に示す説明図。 本発明に係るリードフレーム状の半導体素子用基板の製造工程を模式的に示す説明図。 本発明に係るリードフレーム状の半導体素子用基板の製造工程を模式的に示す説明図。 本発明に係るリードフレーム状の半導体素子用基板の製造工程を模式的に示す説明図。 本発明に係るリードフレーム状の半導体素子用基板の製造工程を模式的に示す説明図。 本発明に係るリードフレーム状の半導体素子用基板の製造工程を模式的に示す説明図。 本発明に係るリードフレーム状の半導体素子用基板の製造工程を模式的に示す説明図。 従来の基板の構造を模式的に示す説明図。 従来の基板の構造を模式的に示す説明図。 従来の基板の構造を模式的に示す説明図。
　以下、本発明による半導体素子用基板の製造方法の一実施例として、ＢＧＡタイプの半導体素子用基板を例にとり、図１Ａ－図１Ｋを用いて説明する。
　製造した個々の単位のＢＧＡのサイズは１０ｍｍ角で、１６８ピンの平面視でアレイ状の外部接続部をもつものとする。このＢＧＡを基板に多面付けして、以下の製造工程を経た後に切断、断裁を行い、個々のＢＧＡタイプの半導体素子用基板を得た。
　まず、図１Ａに示すように、幅が１５０ｍｍ、厚みが１５０μｍの長尺帯状の銅基板１を用意した。次いで、図１Ｂに示すように、銅基板１の両面ロールコーターで感光性レジスト２（東京応化（株）製、ＯＦＰＲ４０００）を５μｍの厚さになるようにコーティングした後、９０℃でプリベークをした。
　次に、所望のパターンを有するパターン露光用フォトマスクを介して、両面からパターン露光し、その後１％水酸化ナトリウム溶液で現像処理を行った後に、水洗およびポストベークを行い、図１Ｃに示すように第１のレジストパターン３及び第２のレジストパターン７を得た。
　尚、銅基板１の一方の面側（半導体素子１０が搭載される面とは反対側の面であり、以下では第１の面側と記す）には、接続用ポスト５を形成するための第１のレジストパターン３を形成する。又、銅基板１の他方の面側（半導体素子１０が搭載される面であり、以下では第２の面側と記す）には、配線パターンを形成するための第２のレジストパターン７を形成した。
　なお、半導体素子１０は基板中央部のリードフレーム上面に搭載される。本実施例の配線パターンに関しては、半導体素子１０の外周付近のリードフレームの外周の上面にワイヤーボンディング用のランド４が形成されている。半導体素子１０の外周とランド４とは、金細線８で接続される。リードフレームの裏面には、上部配線からの電気信号を裏面に導くための接続用ポスト５が、例えば、平面視アレイ状に配置される。
　また、ランド４のうち幾つかを、接続用ポスト５に電気的に接続させる必要がある。そのため、ランド４の幾つかと各々接続した配線パターン６を接続用ポスト５と接続するよう基板の外周から中心方向に向けて、例えば放射状に形成している（図示せず）。
　次に、銅基板の第２の面側をバックシートで覆って保護した後、塩化第２鉄溶液を用いて、銅基材の第１の面側より、第１回目のエッチング処理を行い、図１Ｄに示すように、第１の面側のレジストパターンから露出した銅基板部位の厚さを３０μｍまで薄くした。塩化第２鉄溶液の比重は１．３８、液温５０℃とした。第１回目のエッチングの際、接続用ポスト５形成用の第１のレジストパターン３が形成された部位の銅基板１には、エッチング処理が行われない。そのため、銅基材１の表裏を貫通して存在する、接続用ポスト５を形成することが出来る。
　なお、第１回目のエッチングでは、エッチング処理を行う部位の銅基板１をエッチング処理で完全に溶解除去するものではなく、所定の厚さの銅基板１となった段階でエッチング処理を終了するよう、中途までエッチング処理を行う。
　次に、図１Ｅに示すように、第１の面に関して、２０％水酸化ナトリウム水溶液によって、レジストパターン３の剥離を行った、剥離液の温度は１００℃とした。
　次に、図１Ｆに示すように、フィルム状の熱可塑性樹脂（新日鐵化学製、ＮＥＸ－１３０Ｃ）を用いて、プレス加工にてプリモールド樹脂層１１を形成した。フィルムの厚さについては、樹脂が接続用ポストの底面より２０μｍ高い位置まで充填されるように調整し、１３０μｍとした。
　上記プレス加工に際しては、真空加圧式ラミネート装置を用いた。プレス部の温度は１００℃、真空チャンバー内の真空度は０．２ｔｏｒｒ、プレス時間は３０秒にてフィルム状の熱可塑性樹脂のプレス加工を行った。
　このように、プリモールド用の樹脂として、フィルム状のものを用いることは、加工を簡便にする点で効果的である。
　また、真空チャンバー内でのプレス加工を行うことは、樹脂内に生じた空隙を解消する効果があり、樹脂内のボイドの発生を抑えることができる。
　そして、フィルム状樹脂をプレス加工した後には、ポストベークとして、１８０℃にて６０分間の加熱を行った。
　プリモールド樹脂のポストベークの後には、図１Ｇに示すように、第１の面を覆っている樹脂を、接続用ポストの底面が露出するまで研磨除去した。装置としては、バフロール回転式研磨装置を用い、バフロールの番手は、８００番相当を使用した。
　次に、図１Ｈに示すように、第１の面のハーフエッチングを行った。ハーフエッチング液としては、硫酸と過酸化水素の混合液を用いて、エッチング量としては、接続用ランドの高さが、加工前よりも１０μｍだけ低くなるように計算した。
　次いで、第１の面をバックシートで覆って保護し、第２の面のバックシートを除去した後、第２の面のエッチングを行った。エッチング液としては、塩化第２鉄溶液を用い、液の比重は１．３２、液温は５０℃とした。エッチングは、第２の面に配線パターンを形成することを目的としており、第２の面の上の第２のレジストパターン７から露出した銅を溶解除去した。
　その後に、第１の面のバックシートを除去し、次いで、図１Ｉに示すように、第２の面の第２のレジストパターン７の剥離を行い、本発明に係るＢＧＡを得た。
　次に、露出した第１の面の金属面に対し、無電解ニッケル／パラジウム／金めっき形成法による表面処理を施し、めっき層１２を形成した。
　リードフレームへのめっき層１２の形成は、電解めっき法が適用可能である。しかし、電解めっき法では、めっき電流を供給するためのめっき電極の形成が必要になり、めっき電極を形成する分、配線領域が狭くなり、配線の引き回しが困難になる。そのため、本実施例では、供給用電極が不要な、無電解ニッケル／パラジウム／金めっき形成法を採用した。
　すなわち、金属面に酸性脱脂、ソフトエッチング、酸洗浄、パラジウム触媒活性処理、プレディップ、無電解白金めっき、無電解金めっきにより、めっき層１２を形成した。めっき厚さはニッケルが３μｍ、パラジウムが０．２μｍ、金が０．０３μｍとした。使用しためっき液は、ニッケルがエンプレートＮＩ（メルテックス社製）、パラジウムがパウロボンＥＰ（ロームアンドハース社製）、金がパウロボンドＩＧ（ロームアンドハース社製）である。
　次いで、リードフレーム上に半導体素子１０を固定用接着剤もしくは固定用テープ１３で接着、搭載した後、半導体素子１０の電気的接続用端子と配線パターン６の所定の部位にあるワイヤーボンディング用ランド４とを金細線８を用いてワイヤーボンディングを行った。その後、リードフレームと半導体素子１０とを被覆するようにモールディングを行った。次いで、面付けされた半導体基板に断裁を行い、個々の半導体基板を得た。
　最後に、図１Ｋに示すように、各々の半導体基板の端子部に、フラックスを塗布したのちに、半田ボール１６を搭載し、リフロー処理することによって、半田バンプを形成し、所望の半導体装置を得た。
　本実施例の半導体素子用基板の製造方法及び半導体装置は、プリモールド付きの半導体素子用基板を製造する際に、接続用ランドの底面の高さを、周囲のプリモールド用樹脂よりも低く加工することができる。このことによって、接続用ランド周辺の樹脂が壁の役をはたし、半田ボール搭載時にボールがランドから脱落しなかった。その結果、高収率にて半田ボール搭載を行うことができた。
　以上、本発明の好適な実施例について説明し例証したが、これらはあくまで発明の例示であって限定的に考慮されるべきものではなく、追加、削除、置換及び他の変更は本発明の範囲を逸脱しない範囲で可能である。即ち、本発明は前述した実施例により限定されるものではなく、請求の範囲により限定されるものである。
　本発明によれば、プリモールド付きの半導体素子用基板を製造する際に、接続用ランドの底面の高さを、周囲のプリモールド用樹脂よりも低く加工することができる。このことによって、接続用ランド周辺のプリモールド用樹脂が壁の役をはたし、半田ボール搭載時にボールがランドから脱落することなく、高収率にて半田ボール搭載を行うことができる。
　１　　銅基板
　２　　感光性レジスト
　３　　第１のレジストパターン
　４　　ワイヤーボンディング用ランド
　５　　接続用ポスト
　６　　配線パターン
　７　　第２のレジストパターン
　８　　金細線
　１０　　半導体素子
　１１　　プリモールド樹脂層
　１２　　めっき層
　１３　　固定用接着剤もしくは固定用テープ
　１６　　半田ボール
　２１　　リードフレームの平坦部分
　２２　　半導体素子
　２３　　リード
　２４　　メタルワイヤー
　２５　　プリモールド用樹脂
　２６　　取り出し電極
　２７　　保持材
　２８　　固定用樹脂もしくは固定用テープ
　２９　　リードフレームの裏面

Claims (5)

  1. 　金属板の第１の面に第１の感光性樹脂層を設けることと、
    　前記金属板の前記第１の面とは異なる第２の面に第２の感光性樹脂層を設けることと、
    　前記第１の感光性樹脂層に第１のパターンに応じて選択的に露光を行い現像することにより、前記金属板の前記第１の面に、現像された前記第１の感光性樹脂層からなる、接続用ポスト形成用の第１のエッチング用マスクを形成することと、
    　前記第２の感光性樹脂層に第２のパターンに応じて選択的に露光を行い現像することにより、前記金属板の前記第２の面に、現像された前記第２の感光性樹脂層からなる、配線パターン形成用の第２のエッチング用マスクを形成することと、
    　前記第１のエッチング用マスク及び前記第２のエッチング用マスクの形成後に、前記第１の面から前記金属板の中途までエッチングを行うことにより前記接続用ポストを形成することと、
    　前記第１の面の前記接続用ポストの存在しない部分にプリモールド用樹脂を充填することと、
    　前記第１の面の前記接続用ポストを周囲の前記プリモールド用樹脂よりも高さが低くなるように加工することと、
    　前記第２の面のエッチングを行い前記配線パターンを形成することと、
    　を含む、半導体素子用基板の製造方法。
  2. 　前記第１の面の前記接続用ポストの存在しない部分に前記プリモールド用樹脂を充填することは、
    　前記第１の面の全体を前記プリモールド用樹脂によって埋没させることと、
    　前記埋没させた後に、前記接続用ポストの底面が露出するように前記プリモールド用樹脂を厚さ方向に均一に除去することと、
    　を含む、請求項１に記載の半導体素子用基板の製造方法。
  3. 　前記第１の面の前記接続用ポストを周囲の前記プリモールド樹脂よりも高さが低くなるように加工することは、ハーフエッチングにより行われる、請求項１又は２のいずれかに記載の半導体素子用基板の製造方法。
  4. 　金属板の第１の面に接続用ポストを有し、
    　前記金属板の前記第１の面とは異なる第２の面に配線パターンを有し、
    　前記第１の面の前記接続用ポストの存在しない部分にプリモールド用樹脂が充填されている、半導体素子用基板であって、
    　前記第１の面の前記接続用ポストが周囲の前記プリモールド用樹脂よりも高さが低くなっている、半導体素子用基板。
  5. 　請求項４に記載の半導体素子用基板に、半導体素子が実装され、
    　前記半導体素子用基板と前記半導体素子との間がワイヤーボンディングによって電気的に接続されている、半導体基板。
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