KR101615789B1 - 반도체 소자용 기판의 제조 방법 및 반도체 장치 - Google Patents

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Abstract

제1 공정은, 금속판의 제1면에 제1 감광성 수지층을 형성하는 것과, 상기 금속판의 제2면에 제2 감광성 수지층을 형성하는 것과, 상기 제1면에 접속용 포스트 형성용의 제1 레지스트 패턴을 형성하는 것과, 상기 제2면에 배선 패턴 형성용의 제2 레지스트 패턴을 형성하는 것을 포함하고, 제2 공정은, 상기 제1면에 상기 접속용 포스트를 형성하는 것과, 상기 제1면에 프리 몰드용의 액상 수지를 충전하는 것과, 상기 프리 몰드용의 액상 수지를 경화시켜 프리 몰드 수지층을 형성하는 것과, 상기 제1면의 연마 가공을 행하고 상기 접속용 포스트의 상측 저면(top base)을 상기 프리 몰드 수지층으로부터 노출시키는 것과, 상기 제2면에 상기 배선 패턴을 형성하는 것을 포함하고, 상기 제1 공정 및 상기 제2 공정을 거침으로써, 기판 본체의 패턴의 주위에 상기 금속판의 두께 방향 도중까지의 깊이를 갖는 홈 형상의 구조를 형성하는, 반도체 소자용 기판의 제조 방법이다.

Description

반도체 소자용 기판의 제조 방법 및 반도체 장치{METHOD OF PRODUCING SUBSTRATE FOR SEMICONDUCTOR ELEMENT, AND SEMICONDUCTOR DEVICE}
본 발명은, 반도체 소자를 실장하기 위한 반도체 소자용 기판에 관한 것으로, 특히 구조면에서 리드 프레임과 비슷한 특징을 겸비한 기판의 제조 방법 및 그것을 이용한 반도체 장치에 관한 것이다.
본원은, 2009년 3월 30일에, 일본에 출원된 일본 특원 제2009-081785호에 기초하여 우선권을 주장하고, 그 내용을 여기에 원용한다.
웨이퍼 프로세스에서 제조되는 각종의 메모리, CMOS, CPU 등의 반도체 소자는 전기적 접속용의 단자를 갖는다. 전기적 접속용 단자의 피치와, 반도체 소자가 장착되는 프린트 기판측의 접속부의 피치는, 그 스케일이 수배로부터 수백배 정도 다르다. 그 때문에, 반도체 소자와 프린트 기판을 접속하고자 하는 경우, 인터포저라고 불리우는 피치 변환을 위한 중개용 기판(반도체 소자 실장용 기판)이 사용된다. 인터포저의 한쪽의 면에, 반도체 소자를 실장하고, 다른 쪽의 면 혹은 기판의 주변에서 프린트 기판과의 접속이 취해진다. 인터포저는 내부 혹은 표면에 금속 리드 프레임을 갖는다. 리드 프레임에 의해 전기적 접속 경로를 라우팅하여, 프린트 기판과의 접속을 행하는 외부 접속 단자의 피치를 확장하고 있다.
인터포저의 일종으로서 QFN(Quad Flat Non-lead)식 리드 프레임이 있다. 그 구조를 도 4a 내지 도 4c에 모식적으로 도시한다. 알루미늄, 구리 등으로 이루어지는 리드 프레임의 중앙부에 반도체 소자(16)를 탑재하는 리드 프레임의 평탄 부분(15)을 설치한다. 리드 프레임의 외주부에 피치가 넓은 리드(17)를 배설한다. 리드(17)와 반도체 소자(16)의 전기적 접속 단자와의 접속은, 금선 등의 메탈 와이어(18)를 사용한 본딩법에 의한다. 최종적으로는, 전체를 몰드용 수지(19)로 몰드하여 일체화한다.
프린트 기판의 인터포저의 접속은, 단자수가 적은 경우에는, 인터포저의 외연부의 취출 전극(20)에 금속 핀을 장착하여 행해진다. 또한, 단자수가 많은 경우에는, 땜납 볼을 외주 부분의 외부 접속 단자에 어레이 형상으로 배치하는 Ball Grid Array를 이용한다.
면적이 좁고, 단자수가 많은 경우에는, 배선층을 다층화하고, 적층하는 방법이 취해지는 경우도 있다. 이 방법에 따르면, 다단자화에는 대응할 수 있지만, 기판의 구조가 복잡해져, 신뢰성이나 안정성이 저하하고, 예를 들면 차재용 등에는 향하지 않는다고 하는 문제도 있다.
이러한 인터포저는 사용하는 재료나 구조에 의해, 리드 프레임 부분이 유지되는 구조가 세라믹의 것, 혹은 P-BGA(Plastic Ball Grid Array), CSP(Chip Size Package), LGA(Land Grid Array)와 같이, 기재가 유기물의 것 등 수종류 있고, 목적 용도에 따라서 구분하여 사용되고 있다.
어떠한 경우에 있어서도, 반도체 소자의 소형화, 다핀화 고속화에 대응하여, 인터포저의 반도체 소자와의 접속 부분의 파인 피치화 및 고속 신호 대응이 진행되고 있다. 미세화의 진전을 고려하면, 단자 부분의 피치는 80∼120㎛가 필요하다.
그런데, 리드 프레임은 도통부임과 동시에 지지 부재이기도 하다. 안정된 에칭 처리와, 핸들링을 위해, 리드 프레임의 두께는 최저 100∼120㎛가 필요하다고 생각된다. 또한, 와이어 본딩시에 충분한 접합 강도를 갖기 위해서는, 랜드의 크기도 어느 정도 필요하다. 상기의 이유로부터, 리드 프레임에 있어서는, 리드의 피치로 120㎛, 리드 선폭으로 60㎛ 정도의 파인화가 한계라고 생각된다.
이 문제를 해결하여, 리드 프레임의 한층 더한 파인 피치화를 실현하는 방법으로서, 예를 들면 특허 문헌 1에는, 프리 몰드 수지를 금속 배선의 지지체로 한 구조의, 리드 프레임의 구조와 조금 비슷한 특징을 갖는 반도체 소자용 기판이 개시되어 있다.
특허 문헌 1의 반도체 소자용 기판의 제조 방법에 대해서 기술한다. 금속판의 제1면에는 접속용 포스트 형성용의 레지스트 패턴, 제2면에는 배선 패턴 형성용의 레지스트 패턴을 형성한다. 제1면 상으로부터, 구리를 원하는 두께까지 에칭한 후, 제1면에 프리 몰드용의 수지를 충전하고, 접속용 포스트의 저면을 확실하게 노출시킨 후에, 가능한 한 두껍게 수지층을 형성한다. 계속해서, 제2면의 에칭을 행하여, 배선 패턴을 형성한 후에, 양면의 레지스트 패턴을 박리하여 완성하게 된다.
이상과 같이 하여 제조한 반도체 소자용 기판에 있어서는, 금속이 프리 몰드 수지에 의해 지지된 구조로 되어 있기 때문에, 금속의 두께를 파인 에칭이 가능한 레벨까지 작게 해도, 안정된 에칭이 가능하다.
특허 문헌 1 : 일본 특허 공개 평10-022440호 공보 특허 문헌 2 : 일본 특허 공개 제2006-303216호 공보
그러나, 특허 문헌 1의 반도체 소자용 기판의 제조 방법에 있어서, 금속판의 두께 방향 도중까지 에칭한 면에 프리 몰드 수지를 도포하는 공정은 기술적으로 곤란하다. 왜냐하면, 도포부의 두께는, 기판에 필요한 강성을 부여하는 데 충분한 정도의 두께가 필요하며, 또한, 접속용 포스트의 저면은 완전하게 노출시키지 않으면 안되기 때문이다.
두께를 제어하여 도포하는 방법으로서는, 예를 들면, 실린지 등을 이용하여, 도포면 바닥의 일점 또는 복수점으로부터 수지를 유입시키고, 그것이 도포면 전체 또는, 균일한 두께의 수지를 형성하는 데 충분한 넓이까지 흘러 퍼지는 것을 기다려, 다음의 수지를 유입시킨다고 하는 수순을 반복한다고 하는 대책이 일례로서 생각된다. 그러나, 프리 몰드 수지는 어느 정도의 점성을 갖고 있고, 그 때문에 흘러 퍼지는 데에 시간이 걸려 생산성의 면에서 문제가 있다.
또한, 프리 몰드 수지의 표면 장력 때문에, 수지가 구 형상으로 되어, 좁은 범위에 그치는 경우도 있다. 그 경우는 주입한 수지가 소량이어도, 높이가 커져, 접속용 포스트의 저면에 도달하게 되는 불량도 발생하기 쉬운 문제도 있다.
또 다른 방법으로서는, 디스펜서 등을 이용하여, 도포면 바닥에, 점차로 수지를 소량씩 배치해 가는 방법도 생각된다.
그러나, 이 방법도 생산성의 면에서 문제가 있다. 또한, 표면 장력 때문에 수지가 구 형상으로 되어 좁은 범위에 그치는 경우도 있고, 그 경우는 주입한 수지가 소량이어도 높이가 커져, 접속용 포스트의 저면에 프리 몰드 수지가 부착되어, 접속성에 지장을 초래하는 불량도 일어날 수 있다.
상기의 문제를 해결하는 대책으로서 예를 들면, 제1면에 프리 몰드 수지를 충전할 때에, 처음에 제1면 전체를 수지로 덮도록 충전하고, 그것을 경화시킨 후에 제1면을 위로부터 연마 가공하여, 접속용 포스트를 노출시키는 방법도 생각된다.
구체적으로는, 우선 계산상, 제1면에 충전하는 데 필요한 양 이상의 프리 몰드 수지를 제1면 상에 도포하고, 그 위에, 프리 몰드 수지가 경화하였을 때에, 용이하게 박리할 수 있는 재질의 필름 또는 판 형상의 커버를 씌운다. 그리고, 그 위로부터 프레스 가공을 행하고, 제1면의 세세한 부분에도 수지를 충전한 후, 수지를 경화시킨다. 그리고, 커버를 제거하고, 제1면 상을 덮고 있는 프리 몰드 수지에 대하여, 예를 들면 버프 등에 의한 연마 가공을 행하여, 접속용 포스트 상측 저면이 노출될 때까지, 프리 몰드 수지를 제거한다.
이와 같이 하면, 비교적 용이하게, 기판을 지지하는 데 충분한 두께를 갖고, 또한 확실하게 접속용 포스트를 노출시킨 프리 몰드 수지층을 얻을 수 있다.
그러나, 이 방법에도 문제가 있다. 즉, 제1면에 프리 몰드 수지를 도포할 때에, 그것이 세세한 부분에까지 미치기 위해서는, 이론상, 필요한 양보다도 약간 많은 양을 필요로 한다. 그것을 프레스한 경우, 통상은 과잉의 수지가 기판 본체 패턴의 어떤 장소로부터 베어져 나와, 외측으로 퍼져 간다.
여기서, 재료로 되는 금속판 중에 있어서, 대부분의 경우, 기판 본체로 되는 부분은 재료의 중앙 부근에 할당되어 있고, 그 외측, 재료의 주변부에는, 기판이 완성된 후에, 반도체 칩 등의 부품을 실장하거나, 또한 금형 내에 장착하여 몰드 가공을 행하거나 할 때의 얼라인먼트를 취하기 위한 얼라인먼트 마크가 배치되어 있다.
제1면에 도포하는 수지량에 대해서는, 가능한 한 과잉의 부분이 나오지 않도록, 계산되어야하지만, 그런데도 외측으로 퍼지는 부분은 제로로는 되지 않고, 또한 어떤 방향으로만 넓게 퍼지는 경우도 있을 수 있다. 그 경우에, 과잉의 수지가 상기의 얼라인먼트 마크에까지 도달하게 되면, 얼라인먼트 마크를 덮어 가리는 것으로 되어 후가공에 지장을 초래한다고 하는 문제도 있다.
본 발명은, 상기 종래의 기술이 있는 문제점을 감안하여, 프리 몰드 수지가 부착된 반도체 소자용 기판을 제조하는 과정에서, 과잉의 수지가 재료 외주부에까지 퍼지게 되어, 얼라인먼트 마크 등이 기능하는 것을 저해하게 되는 문제를, 간편하고 동시에 확실하게 방지할 수 있는, 반도체 소자용 기판 및 반도체 장치를 제공한다.
본 발명의 제1 양태는, 제1 공정과 제2 공정을 포함하는 반도체 소자용 기판의 제조 방법으로서, 상기 제1 공정은, 금속판의 제1면에 제1 감광성 수지층을 형성하는 것과, 상기 금속판의 상기 제1면과는 다른 제2면에 제2 감광성 수지층을 형성하는 것과, 상기 제1 감광성 수지층에 대하여 제1 패턴에 따라서 선택적으로 노광을 행하여 현상함으로써, 상기 금속판의 상기 제1면에, 현상된 상기 제1 감광성 수지층으로 이루어지는, 접속용 포스트 형성용의 제1 레지스트 패턴을 형성하는 것과, 상기 제2 감광성 수지층에 대하여 제2 패턴에 따라서 선택적으로 노광을 행하여 현상함으로써, 상기 금속판의 상기 제2면에, 현상된 상기 제2 감광성 수지층으로 이루어지는, 배선 패턴 형성용의 제2 레지스트 패턴을 형성하는 것을 포함하고, 상기 제2 공정은, 상기 제1면으로부터 상기 금속판의 중도까지, 상기 금속판의 상기 제1면의 에칭을 행하고, 상기 제1면에 상기 접속용 포스트를 형성하는 것과, 에칭된 상기 제1면에, 프리 몰드용의 액상 수지를 충전하는 것과, 상기 프리 몰드용의 액상 수지를 경화시켜, 프리 몰드 수지층을 형성하는 것과, 상기 제1면의 연마 가공을 행하고, 상기 접속용 포스트 상측 저면을 상기 프리 몰드 수지층으로부터 노출시키는 것과, 상기 제2면으로부터, 상기 금속판의 상기 제2면의 에칭을 행하고, 상기 배선 패턴을 형성하는 것을 포함하고, 상기 제1 공정 및 상기 제2 공정을 거침으로써, 기판 본체의 패턴의 주위에 상기 금속판의 두께 방향 도중까지의 깊이를 갖는 홈 형상의 구조를 형성하는, 반도체 소자용 기판의 제조 방법이다.
본 발명의 제1 양태에 따르면, 기판 본체 패턴 상에 도포된 프리 몰드 수지가 커버를 통하여 프레스될 때에, 외측으로 퍼진 수지가, 금속 재료 주변부의 얼라인먼트 마크 등 상에 도달하기 전에, 홈 형상의 구조 가운데 떨어져, 그 이상 밖으로 퍼지는 것을 방지하기 위해, 얼라인먼트 마크 등이 수지에 의해 덮여지는 것을 방지할 수 있다.
본 발명의 제2 양태는, 상기 홈 형상의 구조는, 상기 기판 본체의 패턴을 둘러싸고 연결되어 있는, 본 발명의 제1 양태에 기재된 반도체 소자용 기판의 제조 방법이다.
본 발명의 제2 양태에 의해, 보다 확실하게 과잉의 수지가 얼라인먼트 마크 등에까지 도달하는 것을 방지할 수 있다.
본 발명의 제3 양태는, 반도체 소자용 기판과, 상기 반도체 소자용 기판에 실장된 반도체 소자를 포함하는, 반도체 장치로서, 상기 반도체 소자용 기판은, 제1면과 상기 제1면과는 다른 제2면을 포함하는 금속판과, 상기 금속판의 상기 제1면에 배치된 접속용 포스트와, 상기 금속판의 상기 제2면에 배치된 배선 패턴과, 상기 금속판의 상기 제1면의 상기 접속용 포스트가 배치되어 있지 않은 부분에 배치된 프리 몰드 수지층을 포함하고, 상기 접속용 포스트 상측 저면은, 상기 프리 몰드 수지층으로부터 노출되어 있고, 상기 반도체 소자용 기판과 상기 반도체 소자와의 사이가 메탈 와이어에 의해 전기적으로 접속되어 있는, 반도체 장치이다.
본 발명에 따르면, 액상의 프리 몰드 수지로 제1면 전체를 덮어버리고 나서, 여분의 수지를 연마 가공에 의해 제거함으로써, 프리 몰드 수지가 부착된 반도체 소자용 기판을 작성하는 과정에 있어서, 과잉의 수지가 재료 외주부에까지 퍼져, 얼라인먼트 등에 이용하는 마크 등의 구조를 저해하는 것을 간편하고 동시에 확실하게 방지할 수 있다.
도 1a는 본 발명에 따른 반도체 소자용 기판의 제조 방법의 일례에 대해서 모식적으로 도시하는 설명도.
도 1b는 본 발명에 따른 반도체 소자용 기판의 제조 방법의 일례에 대해서 모식적으로 도시하는 설명도.
도 1c는 본 발명에 따른 반도체 소자용 기판의 제조 방법의 일례에 대해서 모식적으로 도시하는 설명도.
도 1d는 본 발명에 따른 반도체 소자용 기판의 제조 방법의 일례에 대해서 모식적으로 도시하는 설명도.
도 1e는 본 발명에 따른 반도체 소자용 기판의 제조 방법의 일례에 대해서 모식적으로 도시하는 설명도.
도 1f는 본 발명에 따른 반도체 소자용 기판의 제조 방법의 일례에 대해서 모식적으로 도시하는 설명도.
도 1g는 본 발명에 따른 반도체 소자용 기판의 제조 방법의 일례에 대해서 모식적으로 도시하는 설명도.
도 1h는 본 발명에 따른 반도체 소자용 기판의 제조 방법의 일례에 대해서 모식적으로 도시하는 설명도.
도 1i는 본 발명에 따른 반도체 소자용 기판의 제조 방법의 일례에 대해서 모식적으로 도시하는 설명도.
도 1j는 본 발명에 따른 반도체 소자용 기판의 제조 방법의 일례에 대해서 모식적으로 도시하는 설명도.
도 1k는 본 발명에 따른 반도체 소자용 기판의 제조 방법의 일례에 대해서 모식적으로 도시하는 설명도.
도 1l은 본 발명에 따른 반도체 소자용 기판의 제조 방법의 일례에 대해서 모식적으로 도시하는 설명도.
도 1m은 본 발명에 따른 반도체 소자용 기판의 제조 방법의 일례에 대해서 모식적으로 도시하는 설명도.
도 2는 본 발명에 따른 반도체 소자용 기판의 제조 방법에 관해서, 동판재 내의 배치의 일례를 모식적으로 도시하는 설명도.
도 3은 본 발명에 따른 반도체 소자용 기판의 제조 방법에 관해서, 프레임 내의 배치의 일례를 모식적으로 도시하는 설명도.
도 4a는 종래의 반도체 소자용 기판을 모식적으로 도시하는 설명도.
도 4b는 종래의 반도체 소자용 기판을 모식적으로 도시하는 설명도.
도 4c는 종래의 반도체 소자용 기판을 모식적으로 도시하는 설명도.
이하, 본 발명에 따른 반도체 소자용 기판에 대해서, 그 제조 방법의 대표예를 도 1a 내지 도 3을 이용하여 설명한다.
<실시예>
재료로 되는 금속판(1)의 중앙의 배치에 대해서, 도 2 또는 도 3에 모식적으로 도시한다. 도 2는, 본 발명에 따른 반도체 소자용 기판의 제조 방법에 관해서, 동판재(26) 내의 배치의 일례를 모식적으로 도시하는 설명도이다. 도 3은, 본 발명에 따른 반도체 소자용 기판의 제조 방법에 관해서, 프레임(24) 내의 배치의 일례를 모식적으로 도시하는 설명도이다. 기판(25)의 최종 형태는, 12㎜사방의 정사각형이며, 그것이 3열×3행의 1조의 블록(23)을 구성하고 있다. 3개의 블록(23)이 8㎜의 간격을 두고 일렬로 배열되어 있고, 1조의 프레임(24)을 구성하고 있다. 그리고, 도 2와 같이, 재료로 되는 동판재(26)는 450㎜사방의 정사각형이며, 그 가운데에 12매의 프레임(24)이 배치되어 있다.
기판 완성 후의 공정은, 금 도금, 칩 실장, 와이어 본딩, 수지 밀봉을 상정하고 있고, 그것은, 프레임(24)을 단위로서 행한다.
각 프레임(24)에는, 수지 밀봉시에 금형에 넣을 때의 얼라인먼트용으로서, 긴 변 끝부근의 4개소에 직경 0.6㎜의 원형의 구멍(12)이 뚫려 있다(도 3 참조).
각 블록(23)의 주위에는, 상기의 구멍(12)과 블록(23)을 분단하는 위치에, 폭 1㎜의 홈 형상 구조(13)가 배치되어 있다. 홈 형상 구조(13)는 제1 에칭을 행할 때에 만들어지기 때문에, 그 깊이에 대해서는, 제1 에칭에 의해 에칭되는 다른 부분과, 대략 동일해진다.
다음으로 가공의 수순에 대해서 설명한다. 우선, 도 1a에 도시한 바와 같이, 450㎜사방의 정사각형이며, 두께가 200㎛의 동판재(1)를 준비하였다. 다음으로, 도 1b에 도시한 바와 같이, 동판재(1)의 양면에 롤 코터로 감광성 레지스트(2)(도꾜 오우까(주)제, OFPR4000)를 5㎛의 두께가 되도록 코팅한 후, 90℃에서 프리 베이크를 하였다. 다음으로, 원하는 패턴을 갖는 패턴 노광용 포토마스크를 통하여, 양면으로부터 패턴 노광을 하고, 그 후 1％ 수산화 나트륨 수용액으로 현상 처리를 행한 후에, 수세 및 포스트 베이크를 행하고, 도 1c에 도시한 바와 같이 제1 레지스트 패턴(3) 및 제2 레지스트 패턴(30)을 얻었다. 또한, 동판재의 한쪽의 면측(반도체 칩이 탑재되는 면과 반대의 면. 이하에서는 제1면이라고 칭함)에는, 접속용 포스트(4)를 형성하기 위한 제1 레지스트 패턴(3)을 형성하고, 다른 쪽의 면(이하에서는 제2면이라고 칭함)에는, 배선 패턴(9)을 형성하기 위한 제2 레지스트 패턴(30)을 형성하였다.
다음으로, 동판재(1)의 제2면 전체를 백 시트로 덮어서 보호한 후, 염화 제2철 용액을 이용하여, 동판재(1)의 제1면측으로부터, 제1회째의 에칭 처리를 행하고, 제1면측의 제1 레지스트 패턴(3)으로부터 노출된 동판재(1)의 부위의 두께를 30㎛까지 얇게 하였다(도 1d). 염화 제2철 용액의 비중은 1.48, 액체 온도 50℃로 하였다. 제1회째의 에칭시, 접속용 포스트(4) 형성용의 제1 레지스트 패턴(3)이 형성된 부위의 동판재(1)에는, 에칭 처리가 행해지지 않는다. 그 때문에, 동판재(1)의 두께 방향으로, 제1회째의 에칭 처리로 형성된 에칭면에서 동판재(1)의 하측면까지의 높이를 갖고 연장되는, 프린트 기판과의 외부 접속을 가능하게 한 접속용 포스트(4)를 형성할 수 있다.
또한, 제1회째의 에칭에서는, 에칭 처리를 행하는 부위의 동판재(1)를 에칭 처리로 완전하게 용해 제거하는 것이 아니라, 소정의 두께의 동판재(1)로 된 단계에서 에칭 처리를 종료하도록, 중도까지 에칭 처리를 행한다.
다음으로, 도 1e에 도시한 바와 같이, 제1면에 대하여, 20％ 수산화 나트륨 수용액에 의해서, 제1 레지스트 패턴(3)의 박리를 행한, 박리액의 온도는 100℃로 하였다.
다음으로, 도 1f에 도시한 바와 같이, 액상 프리 몰드 수지(6)를, 제1면 중의 각 블록의 중앙 부근에 배치하였다. 액상 프리 몰드 수지(6)의 양으로서는, 각 블록을 덮는 데 충분하고, 또한 블록 밖으로 가능한 한 베어져 나오지 않는 것을 목표로 한다. 실험 결과로부터, 액상 프리 몰드 수지(6)의 양은, 각 블록을 덮는 데 필요 최전한 수지량의 계산값에 대하여, 1.6배로 하였다. 그리고, 모든 블록에 액상 프리 몰드 수지(6)를 배치하고 나서, 각 프레임 상에, 커버 필름(7)을 재치하였다. 커버 필름(7)의 재질로서는, 후에 액상 프리 몰드 수지(6)로부터 박리하기 쉽도록, 불소 수지계의 플라스틱 필름을 이용하였다.
다음으로, 상기의 동판재(1)에 대하여, 커버 필름(7)을 통하여, 액상 프리 몰드 수지(6)가 제1면의 오목부에 매립되는 방향으로 프레스 가공을 행하였다. 프레스 가공시에서는, 진공 가압식 라미네이트 장치를 이용하여, 프레스부의 온도는 70℃, 진공 챔버 내의 기압은 0.2torr, 프레스 시간은 90초로 행하였다. 이 결과, 제1면 상에 있어서는, 액상 프리 몰드 수지(6)의 일부가, 블록 내로부터 밖으로 베어져 나왔지만, 홈부(13)에 떨어짐으로써, 그 이상 밖으로는 나오지 않았다. 또한, 진공 챔버 내에서의 프레스 가공을 행함으로써, 액상 프리 몰드 수지층 내에 생긴 공극을 해소하는 효과가 있고, 수지 내의 보이드 발생을 억제하는 효과가 있다.
다음으로, 액상 프리 몰드 수지(6)의 가열 경화를 행하였다. 가열 경화는 2단계로 행하고, 처음에 90℃로 가열한 오븐 내에서 1시간 처리하고, 액상 프리 몰드 수지(6)가 반경화된 시점에서, 커버 필름을 제거하고, 계속해서 150℃로 가열한 오븐에서 3시간 처리하였다. 이 결과, 제1면 상의 블록과 그 주변부는, 경화된 프리 몰드 수지층(8)으로 덮여졌다. 프리 몰드 수지층(8)의 높이는, 접속용 포스트 상측 저면에서 보아 20㎛ 이상이었다(도 1g).
계속해서, 도 1h에 도시한 바와 같이, 제1면 상의 프리 몰드 수지층(8)에 대하여, 연마 가공을 행하였다. 가공시에서는, 버프 롤 회전식 연마 장치를 이용하고, 버프 롤의 번수(番手)는 800번 상당을 사용하였다. 가공은, 제1면의 접속용 포스트(4) 상측 저면이 완전하게 노출될 때까지 행하였다.
다음으로, 도 1i에 도시한 바와 같이, 제1면 전체에 대하여, 커버 필름(11)을 접착하여 보호한 후에, 도 1j에 도시한 바와 같이, 제2면의 에칭을 행하였다. 에칭액으로서는, 염화 제2철 용액을 사용하고, 액의 비중은 1.48, 액체 온도는 50℃로 하였다. 에칭은, 제2면에 배선 패턴(9)을 형성하는 것을 목적으로 하고 있고, 제2면 상의 제2 레지스트 패턴(30)으로부터 노출된 동판재(1)를 용해 제거하였다. 계속해서, 도 1k에 도시한 바와 같이, 제1면 상의 커버 필름(11)을 박리 제거하였다. 액상 프리 몰드 수지(6)의 프레스 가공시에, 블록 주변의 홈부 형상 구조(13)가, 블록 내로부터 베어져 나온 수지를 트랩하였기 때문에, 제2면의 에칭 가공 후에는, 프레임 외주 부근에는 얼라인먼트 마크가 가공되고, 소정대로 크기를 갖는 관통하는 얼라인먼트용 구멍(12)이 형성되었다.
다음으로, 도 1l에 도시한 바와 같이, 제2면의 제2 레지스트 패턴(30)의 박리를 행하였다. 박리액은 20％ 수산화 나트륨 수용액이며, 액체 온도는 100℃로 하였다. 이 단계까지 가공하여, 동판재(1)는 프레임 단위로 재단하였다.
그리고, 각 프레임마다, 노출시킨 금속면에 대해, 무전해 니켈/팔라듐/금 도금 형성법에 의한 표면 처리를 실시하였다. 리드 프레임에의 도금층의 형성은, 전해 도금법이 적용 가능하다.
그러나, 전해 도금법에서는, 도금 전류를 공급하기 위한 도금 전극의 형성이 필요하게 되고, 도금 전극을 형성하는 만큼, 배선 영역이 좁아져, 배선의 라우팅이 곤란하게 된다. 그 때문에, 본 실시예에서는, 공급용 전극이 불필요한, 무전해 니켈/팔라듐/금 도금 형성법을 채용하였다.
즉, 금속면에 산성 탈지, 소프트 에칭, 산세정, 팔라듐 촉매 활성 처리, 프리딥, 무전해 니켈 도금, 무전해 팔라듐 도금, 무전해 금 도금에 의해, 도금층을 형성하였다. 도금 두께는 니켈이 3㎛, 팔라듐이 0.2㎛, 금이 0.03㎛로 하였다. 사용한 도금액은, 니켈이 엔 플레이트 NI(멜텍스(melteks)사제), 팔라듐이 파우로본 EP(롬앤드하스(Rohm and Haas)사제), 금이 파우로본드 IG(롬앤드하스사제)이다.
다음으로, 각 프레임 내의 개개의 반도체 소자용 기판의 아일랜드(5)의 표면(10) 상에 반도체 소자(16)를 고정용 접착제 혹은 고정용 테이프(14)로 접착, 탑재한 후, 반도체 소자(16)의 전기적 접속용 단자와 배선 패턴의 소정의 부위(와이어 본딩용 랜드)를 금세선을 이용하여 와이어 본딩을 행한 후, 리드 프레임과 반도체 소자를 피복하도록 몰딩을 행하여, 개개의 반도체 기판을 얻었다.
다음으로, 면으로 된 반도체 기판에 재단을 행하여, 개개의 반도체 기판을 얻었다.
본 발명을 이와 같이 적용한 반도체 소자용 기판의 제조 방법이나 반도체 장치는, 역시, 프리 몰드 수지가 부착된 반도체 소자용 기판을 제조하는 과정에서, 과잉의 수지가 재료 외주부에까지 퍼지게 되어, 얼라인먼트 마크 등이 기능하는 것을 저해하게 되는 문제를, 간편하고 동시에 확실하게 방지할 수 있었다.
이상, 본 발명의 적절한 실시예에 대해서 설명하여 예증하였지만, 이들은 어디까지나 발명의 예시이며 한정적으로 고려되어야만 하는 것이 아니라, 추가, 삭제, 치환 및 다른 변경은 본 발명의 범위를 일탈하지 않는 범위에서 가능하다. 즉, 본 발명은 상술한 실시예에 의해 한정되는 것이 아니라, 청구의 범위에 의해 한정되는 것이다.
본 발명에 따르면, 액상의 프리 몰드 수지로 제1면 전체를 덮어버리고 나서, 여분의 수지를 연마 가공에 의해 제거함으로써, 프리 몰드 수지가 부착된 반도체 소자용 기판을 작성하는 과정에 있어서, 과잉의 수지가 재료 외주부에까지 퍼져, 얼라인먼트 등에 이용하는 마크 등의 구조를 저해하는 것을 간편하고 동시에 확실하게 방지할 수 있다.
1 : 동판재
2 : 감광성 레지스트
3 : 제1 레지스트 패턴
4 : 접속용 포스트
5 : 아일랜드
6 : 액상 프리 몰드 수지(경화 전)
7 : 커버 필름(액상 수지 프레스용)
8 : 액상 프리 몰드 수지층(경화 후)
9 : 배선 패턴
10 : 아일랜드 표면
11 : 커버 필름(에칭 보호용)
12 : 얼라인먼트용 구멍
13 : 홈 형상 구조
14 : 고정용 접착제 혹은 고정용 테이프
15 : 리드 프레임의 평탄 부분
16 : 반도체 소자
17 : 리드
18 : 메탈 와이어
19 : 몰드용 수지
20 : 취출 전극
21 : 유지재
22 : 고정용 수지 혹은 고정용 테이프
23 : 블록
24 : 프레임
25 : 기판
26 : 동판재
30 : 제2 레지스트 패턴

Claims (3)

  1. 제1 공정과 제2 공정을 포함하는 반도체 소자용 기판의 제조 방법으로서,
    상기 제1 공정은,
    금속판의 제1면에 제1 감광성 수지층을 형성하는 것과,
    상기 금속판의 상기 제1면과는 다른 제2면에 제2 감광성 수지층을 형성하는 것과,
    상기 제1 감광성 수지층에 대하여 제1 패턴에 따라서 선택적으로 노광을 행하여 현상함으로써, 상기 금속판의 상기 제1면에, 현상된 상기 제1 감광성 수지층으로 이루어지는, 접속용 포스트 형성용의 제1 레지스트 패턴을 형성하는 것과,
    상기 제2 감광성 수지층에 대하여 제2 패턴에 따라서 선택적으로 노광을 행하여 현상함으로써, 상기 금속판의 상기 제2면에, 현상된 상기 제2 감광성 수지층으로 이루어지는, 배선 패턴 형성용의 제2 레지스트 패턴을 형성하는 것을 포함하고,
    상기 제2 공정은,
    상기 제1면으로부터 상기 금속판의 중도까지, 상기 금속판의 상기 제1면의 에칭을 행하고, 상기 제1면에 상기 접속용 포스트를 형성하는 것과,
    상기 제1면에 형성된 기판 본체의 패턴의 주위에 상기 금속판의 두께 방향 도중까지의 깊이를 갖는 홈 형상의 구조를 형성하는 것과,
    에칭된 상기 제1면에, 프리 몰드용의 액상 수지를 충전하는 것과,
    상기 프리 몰드용의 액상 수지를 경화시켜, 프리 몰드 수지층을 형성하는 것과,
    상기 제1면의 연마 가공을 행하고, 상기 접속용 포스트의 상측 저면을 상기 프리 몰드 수지층으로부터 노출시키는 것과,
    상기 제2면으로부터, 상기 금속판의 상기 제2면의 에칭을 행하고, 상기 배선 패턴을 형성하는 것과,
    상기 기판 본체의 패턴의 주위에 얼라인먼트용의 구멍을 형성하는 것
    을 포함하고,
    상기 홈 형상의 구조는, 상기 기판 본체의 패턴과 상기 얼라인먼트용의 구멍의 사이에, 상기 기판 본체의 패턴을 둘러싸고 연결되도록 형성되어 있는 반도체 소자용 기판의 제조 방법.
  2. 삭제
  3. 삭제
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