WO2010116615A1 - 半導体素子用基板の製造方法および半導体装置 - Google Patents

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resin layer
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metal plate
forming
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馬庭進
塚本健人
戸田順子
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凸版印刷株式会社
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Definitions

  • the present invention relates to a semiconductor element substrate for mounting a semiconductor element, and more particularly to a method for manufacturing a substrate having a structure-like feature similar to a lead frame and a semiconductor device using the same.
  • Semiconductor devices such as various memories, CMOS, and CPU manufactured by the wafer process have terminals for electrical connection.
  • the scale of the pitch of the electrical connection terminals and the pitch of the connection part on the printed circuit board side where the semiconductor element is mounted differ from several times to several hundred times. Therefore, when a semiconductor element and a printed board are to be connected, an intermediary board (semiconductor element mounting board) for pitch conversion called an interposer is used.
  • a semiconductor element is mounted on one surface of the interposer and connected to the printed circuit board on the other surface or the periphery of the substrate.
  • the interposer has a metal lead frame inside or on the surface.
  • the pitch of the external connection terminals for connecting to the printed circuit board is extended by drawing the electrical connection path by the lead frame.
  • QFN Quad Flat Non-lead
  • FIGS. 4A to 4C The structure is schematically shown in FIGS. 4A to 4C.
  • a flat portion 15 of the lead frame on which the semiconductor element 16 is mounted is provided at the center of the lead frame made of aluminum, copper or the like.
  • Leads 17 having a wide pitch are disposed on the outer periphery of the lead frame.
  • the lead 17 and the electrical connection terminal of the semiconductor element 16 are connected by a bonding method using a metal wire 18 such as a gold wire.
  • the whole is molded with the molding resin 19 and integrated.
  • the connection of the printed circuit board interposer is performed by attaching a metal pin to the extraction electrode 20 of the extension part of the interposer.
  • a Ball Grid Array is used in which solder balls are arranged in an array on the external connection terminals on the outer peripheral portion.
  • a wiring layer is multilayered and laminated.
  • the interposer has a structure in which the lead frame portion is held, such as ceramic, or P-BGA (Plastic Ball Grid Array), CSP (Chip Size Package), LGA (Land Grid Array).
  • base materials such as organic ones, and they are used properly according to the intended use.
  • the fine pitch of the connection part of the interposer with the semiconductor elements and the correspondence to high-speed signals are progressing.
  • the pitch of the terminal portions needs to be 80 to 120 ⁇ m.
  • the lead frame is not only a conduction part but also a support member. It is considered that the thickness of the lead frame should be at least 100 to 120 ⁇ m for stable etching treatment and handling. Further, in order to have sufficient bonding strength at the time of wire bonding, the size of the land is required to some extent. For the above reasons, it is considered that the fineness of the lead frame is about 120 ⁇ m in the lead pitch and about 60 ⁇ m in the lead wire width. As a method for solving this problem and realizing further fine pitch of the lead frame, for example, Patent Document 1 has a feature similar to the structure of the lead frame, in which a pre-mold resin is used as a metal wiring support. A semiconductor device substrate is disclosed.
  • a resist pattern for forming connection posts is formed on the first surface of the metal plate, and a resist pattern for forming wiring patterns is formed on the second surface.
  • the first surface is filled with a resin for pre-molding, and the bottom surface of the connection post is securely exposed, and the resin layer is made as thick as possible Form.
  • the second surface is etched to form a wiring pattern, and then the resist patterns on both surfaces are removed to complete.
  • the semiconductor element substrate manufactured as described above has a structure in which the metal is supported by the pre-mold resin, so that even if the thickness of the metal is reduced to a level that enables fine etching, stable etching is possible. Is possible.
  • the resin is poured from one point or a plurality of points on the bottom of the coating surface, which forms the entire coating surface or a resin with a uniform thickness.
  • a countermeasure may be considered in which the procedure of repeating the procedure of pouring the next resin after wetting and spreading to a sufficient area is performed.
  • the pre-mold resin has a certain degree of viscosity, so that it takes time to spread and wet, and there is a problem in terms of productivity.
  • the resin may become spherical and stay in a narrow range. In that case, even if a small amount of resin is injected, there is a problem that the height increases and a defect that reaches the bottom surface of the connection post is likely to occur.
  • a method of arranging a small amount of resin one after another on the bottom of the coating surface using a dispenser or the like is also conceivable.
  • this method also has a problem in terms of productivity.
  • the resin becomes spherical due to surface tension and stays in a narrow range. In that case, even if a small amount of resin is injected, the height increases, and the premold resin adheres to the bottom of the connection post. As a result, defects that impair connectivity may occur.
  • the first surface is first filled so as to be covered with the resin, and the first surface is cured after being cured.
  • a method of polishing from above to expose the connection post is also conceivable. Specifically, first, a pre-mold resin more than the amount necessary for filling the first surface is applied on the first surface for calculation, and when the pre-mold resin is cured on the first surface, it is easy. Apply a film or plate-shaped cover that can be peeled off. Then, press working is performed from above, and the resin on the first surface is filled with resin, and then the resin is cured.
  • the cover is removed, and the premold resin covering the first surface is polished by, for example, buffing, and the premold resin is removed until the upper bottom surface of the connection post is exposed.
  • the premold resin covering the first surface is polished by, for example, buffing, and the premold resin is removed until the upper bottom surface of the connection post is exposed.
  • this method also has problems. That is, when applying the pre-mold resin to the first surface, in order to reach the details, theoretically, a slightly larger amount than the necessary amount is required. When it is pressed, excess resin usually protrudes from the place where the substrate body pattern is located and spreads outward.
  • the portion that becomes the substrate body is allocated near the center of the material, and on the outside, the peripheral portion of the material, after the substrate is completed, the semiconductor An alignment mark is arranged for alignment when mounting a component such as a chip or mounting in a mold and performing molding.
  • the amount of resin to be applied to the first surface should be calculated so that an excessive portion is not produced as much as possible, but the portion that spreads outside is not zero, and the amount spreads only in a certain direction. There is also a possibility. In this case, if the excessive resin reaches the alignment mark, the alignment mark is obscured, which causes a problem in post-processing.
  • the 1st aspect of this invention is a manufacturing method of the board
  • the said 1st process is a 1st photosensitive resin layer on the 1st surface of a metal plate.
  • the first resist pattern for forming a connection post made of the developed first photosensitive resin layer is formed on the first surface of the metal plate by selectively performing exposure and developing accordingly.
  • Forming and developing the second photosensitive resin layer on the second surface of the metal plate by selectively exposing and developing the second photosensitive resin layer according to a second pattern.
  • Forming a second resist pattern for forming a wiring pattern comprising a photosensitive resin layer of And the second step includes etching the first surface of the metal plate from the first surface to the middle of the metal plate to form the connection post on the first surface. Filling the etched first surface with a liquid resin for pre-molding, curing the liquid resin for pre-molding to form a pre-molding resin layer, and Polishing the surface, exposing the upper bottom surface of the connection post from the pre-mold resin layer, etching the second surface of the metal plate from the second surface, and wiring pattern Forming a groove-like structure having a depth halfway in the thickness direction of the metal plate around the pattern of the substrate body by performing the first step and the second step.
  • semiconductor device substrates It is a production method.
  • the resin spreading outward is formed on the alignment mark or the like on the periphery of the metal material.
  • the resin In order to prevent falling into the groove-like structure and spreading further outside before reaching the position, it is possible to prevent the alignment marks and the like from being covered with the resin.
  • a second aspect of the present invention is the method for manufacturing a semiconductor element substrate according to the first aspect of the present invention, wherein the groove-like structure surrounds and connects the pattern of the substrate body.
  • the second aspect of the present invention can more reliably prevent excess resin from reaching the alignment mark or the like.
  • a third aspect of the present invention is a semiconductor device including a semiconductor element substrate and a semiconductor element mounted on the semiconductor element substrate, wherein the semiconductor element substrate includes the first surface and the first element.
  • a metal plate including a second surface different from the first surface, a connection post disposed on the first surface of the metal plate, and a wiring pattern disposed on the second surface of the metal plate.
  • a premold resin layer disposed on a portion of the first surface of the metal plate where the connection post is not disposed, and an upper bottom surface of the connection post is formed from the premold resin layer.
  • the semiconductor device is exposed and electrically connected by a metal wire between the semiconductor element substrate and the semiconductor element.
  • a process for producing a substrate for a semiconductor element with a premold resin by covering the entire first surface with a liquid premold resin and then removing the excess resin by polishing.
  • substrate for semiconductor elements which concerns on this invention Explanatory drawing which shows typically about an example of the manufacturing method of the board
  • substrate for semiconductor elements which concerns on this invention. Explanatory drawing which shows typically about an example of the manufacturing method of the board
  • substrate for semiconductor elements which concerns on this invention Explanatory drawing which shows typically about an example of the manufacturing method of the board
  • substrate for semiconductor elements which concerns on this invention. Explanatory drawing which shows typically about an example of the manufacturing method of the board
  • Explanatory drawing which shows typically about an example of the manufacturing method of the board
  • BRIEF DESCRIPTION OF THE DRAWINGS Explanatory drawing which shows typically an example of arrangement
  • Explanatory drawing which shows the conventional board
  • FIGS. 1A to 3 a representative example of a manufacturing method of a semiconductor element substrate according to the present invention will be described with reference to FIGS. 1A to 3.
  • FIG. 2 is an explanatory view schematically showing an example of the arrangement in the copper plate material 26 with respect to the method for manufacturing a semiconductor element substrate according to the present invention.
  • FIG. 3 is an explanatory view schematically showing an example of the arrangement in the frame 24 with respect to the method for manufacturing a semiconductor element substrate according to the present invention.
  • the final form of the substrate 25 is a square of 12 mm square, and a set of blocks 23 is formed by three rows in which three rows are arranged. Three blocks 23 are arranged in a line at an interval of 8 mm to form a set of frames 24.
  • the copper plate material 26 used as a material is a 450 mm square, and 12 frames 24 are arranged therein.
  • the steps after the completion of the substrate are assumed to be gold plating, chip mounting, wire bonding, and resin sealing, which are performed by using the frame 24 as a unit.
  • circular holes 12 having a diameter of 0.6 mm are opened at four locations in the vicinity of the end of the long side (see FIG. 3) for alignment when the resin is sealed in a mold.
  • a groove-like structure 13 having a width of 1 mm is disposed at a position where the hole 12 and the block 23 are divided. Since the groove-like structure 13 is formed when the first etching is performed, the depth thereof is substantially the same as the other portions etched by the first etching.
  • a copper plate 1 having a square of 450 mm and a thickness of 200 ⁇ m was prepared.
  • a photosensitive resist 2 manufactured by Tokyo Ohka Kogyo Co., Ltd., OFPR4000
  • pattern exposure is performed from both sides through a photomask for pattern exposure having a desired pattern, followed by development with a 1% aqueous sodium hydroxide solution, followed by washing with water and post-baking.
  • a first resist pattern 3 and a second resist pattern 30 were obtained.
  • the first resist pattern 3 for forming the connection posts 4 is formed on one surface side of the copper plate material (the surface opposite to the surface on which the semiconductor chip is mounted; hereinafter referred to as the first surface).
  • the second resist pattern 30 for forming the wiring pattern 9 was formed on the other surface (hereinafter referred to as the second surface).
  • the first etching process is performed from the first surface side of the copper base material 1 using a ferric chloride solution.
  • the thickness of the portion of the copper substrate 1 exposed from the first resist pattern 3 on the first surface side was reduced to 30 ⁇ m (FIG. 1D).
  • the specific gravity of the ferric chloride solution was 1.48, and the liquid temperature was 50 ° C.
  • the copper substrate 1 in the portion where the first resist pattern 3 for forming the connection post 4 is formed is not etched.
  • the connecting post 4 can be formed.
  • the copper substrate 1 at the site where the etching process is to be performed is not completely dissolved and removed by the etching process, but the etching process is terminated when the copper substrate 1 has a predetermined thickness. Etching is performed halfway.
  • the first resist pattern 3 was peeled from the first surface with a 20% aqueous sodium hydroxide solution, and the temperature of the stripping solution was 100 ° C.
  • the liquid pre-mold resin 6 was disposed near the center of each block on the first surface.
  • the amount of the liquid premold resin 6 is set to be sufficient to cover each block and not to protrude outside the block. From the experimental results, the amount of the liquid pre-mold resin 6 was 1.6 times the calculated value of the minimum resin amount necessary to cover each block.
  • the cover film 7 was put on each flame
  • press processing was performed on the copper plate material 1 in a direction in which the liquid premold resin 6 was embedded in the concave portion of the first surface via the cover film 7.
  • a vacuum pressure laminating apparatus was used, and the temperature of the press part was 70 ° C., the atmospheric pressure in the vacuum chamber was 0.2 torr, and the press time was 90 seconds.
  • the press working a vacuum pressure laminating apparatus was used, and the temperature of the press part was 70 ° C., the atmospheric pressure in the vacuum chamber was 0.2 torr, and the press time was 90 seconds.
  • the liquid premold resin 6 was cured by heating. Heat curing is performed in two stages. First, it is treated in an oven heated to 90 ° C. for 1 hour. When the liquid premold resin 6 is semi-cured, the cover film is removed, and then the oven is heated to 150 ° C. for 3 hours. Time processed. As a result, the block on the first surface and its peripheral portion were covered with the cured premold resin layer 8. The height of the pre-molded resin layer 8 was 20 ⁇ m when viewed from the upper bottom surface of the connection post (FIG. 1G).
  • the premold resin layer 8 on the first surface was polished.
  • a baffle rotary polishing apparatus was used, and the bafrol count was equivalent to 800. Processing was performed until the upper bottom surface of the connection post 4 on the first surface was completely exposed.
  • the entire first surface was protected by sticking the cover film 11, and then the second surface was etched as shown in FIG. 1J.
  • As an etching solution a ferric chloride solution was used, the specific gravity of the solution was 1.48, and the temperature of the solution was 50 ° C.
  • the etching is intended to form the wiring pattern 9 on the second surface, and the copper plate material 1 exposed from the second resist pattern 30 on the second surface is dissolved and removed.
  • the cover film 11 on the first surface was peeled and removed.
  • the groove-like structure 13 around the block traps the resin protruding from the inside of the block, so that after the second surface is etched, an alignment mark is formed near the outer periphery of the frame.
  • the processed alignment hole 12 having a predetermined size was formed.
  • the second resist pattern 30 on the second surface was peeled off.
  • the stripping solution was a 20% aqueous sodium hydroxide solution, and the liquid temperature was 100 ° C. After processing to this stage, the copper plate 1 was cut into frame units.
  • an electroless nickel / palladium / gold plating formation method For each frame, the exposed metal surface was subjected to surface treatment by an electroless nickel / palladium / gold plating formation method.
  • An electroplating method can be applied to form a plating layer on the lead frame.
  • it is necessary to form a plating electrode for supplying a plating current it is necessary to form a plating electrode for supplying a plating current, and the wiring region is narrowed by the formation of the plating electrode, making it difficult to route the wiring. Therefore, in this example, an electroless nickel / palladium / gold plating forming method that does not require a supply electrode is employed.
  • a plating layer was formed on the metal surface by acidic degreasing, soft etching, acid cleaning, palladium catalyst activation treatment, pre-dip, electroless nickel plating, electroless palladium plating, and electroless gold plating.
  • the plating thickness was 3 ⁇ m for nickel, 0.2 ⁇ m for palladium, and 0.03 ⁇ m for gold.
  • nickel is Enplate NI (made by Meltex)
  • palladium is Paulobon EP (made by Rohm and Haas)
  • gold is Paulobond IG (made by Rohm and Haas).
  • the electrical connection terminals of the semiconductor element 16 and Wire bonding was performed on a predetermined portion (wire bonding land) of the wiring pattern using a fine gold wire, and then molding was performed so as to cover the lead frame and the semiconductor element, thereby obtaining individual semiconductor substrates. Subsequently, the imprinted semiconductor substrate was cut to obtain individual semiconductor substrates.
  • the semiconductor element substrate manufacturing method and the semiconductor device to which the present invention is applied in this way too, in the process of manufacturing a semiconductor element substrate with a pre-mold resin, excessive resin spreads to the outer peripheral portion of the material, The problem of hindering the functioning of alignment marks and the like could be easily and reliably prevented.
  • a process for producing a substrate for a semiconductor element with a premold resin by covering the entire first surface with a liquid premold resin and then removing the excess resin by polishing.

Abstract

第１工程は、金属板の第１の面に第１の感光性樹脂層を形成することと、前記金属板の第２の面に第２の感光性樹脂層を設けることと、前記第１の面に接続用ポスト形成用の第１のレジストパターンを形成することと、前記第２の面に配線パターン形成用の第２のレジストパターンを形成することと、を含み、第２工程は、前記第１の面に前記接続用ポストを形成することと、前記第１の面にプリモールド用の液状樹脂を充填することと、前記プリモールド用の液状樹脂を硬化させてプリモールド樹脂層を形成することと、前記第１の面の研磨加工を行い前記接続用ポストの上底面を前記プリモールド樹脂層から露出させることと、前記第２の面に前記配線パターンを形成することと、を含み、前記第１工程および前記第２工程を経ることにより、基板本体のパターンの周囲に前記金属板の厚さ方向途中までの深さをもつ溝状の構造を形成する、半導体素子用基板の製造方法。

Description

半導体素子用基板の製造方法および半導体装置
　本発明は、半導体素子を実装するための半導体素子用基板に係わり、特に構造面でリードフレームに似た特徴を兼ね備えた基板の製造方法およびそれを用いた半導体装置に関する。
　本願は、２００９年３月３０日に、日本に出願された特願２００９－０８１７８５号に基づき優先権を主張し、その内容をここに援用する。
　ウェハープロセスで製造される各種のメモリー、ＣＭＯＳ、ＣＰＵ等の半導体素子は、電気的接続用の端子を有する。電気的接続用端子のピッチと、半導体素子が装着されるプリント基板側の接続部のピッチとは、そのスケールが数倍から数百倍程度異なる。そのため、半導体素子とプリント基板を接続しようとする場合、インターポーザと称されるピッチ変換のための仲介用基板（半導体素子実装用基板）が使用される。インターポーザの一方の面に、半導体素子を実装し、他方の面もしくは基板の周辺でプリント基板との接続がとられる。インターポーザは内部もしくは表面に金属リードフレームを有する。リードフレームにより電気的接続経路を引き回して、プリント基板との接続を行う外部接続端子のピッチを拡張している。
　インターポーザ－の一種としてＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ－ｌｅａｄ）式リードフレームがある。その構造を図４Ａ－図４Ｃに模式的に示す。アルミニウム、銅などからなるリードフレームの中央部に半導体素子１６を搭載するリードフレームの平坦部分１５を設ける。リードフレームの外周部にピッチの広いリード１７を配設する。リード１７と半導体素子１６の電気的接続端子との接続は、金線等のメタルワイヤー１８を使用したボンディング法による。最終的には、全体をモールド用樹脂１９でモールドして一体化する。
　プリント基板のインターポーザの接続は、端子数が少ない場合には、インターポーザの外延部の取り出し電極２０に金属ピンを装着して行われる。また、端子数が多い場合には、半田ボールを外周部分の外部接続端子にアレイ状に配置するＢａｌｌ　Ｇｒｉｄ　Ａｒｒａｙを用いる。
　面積が狭く、端子数が多い場合には、配線層を多層化し、積層する手法がとられる場合もある。この方法によると、多端子化には対応できるが、基板の構造が複雑になり、信頼性や安定性が低下し、例えば車載用などには向かないという問題もある。
　こうしたインターポーザは使用する材料や構造により、リードフレーム部分が保持される構造がセラミックのもの、あるいはＰ－ＢＧＡ（Ｐｌａｓｔｉｃ　Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）、ＣＳＰ（Ｃｈｉｐ　Ｓｉｚｅ　Ｐａｃｋａｇｅ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）のように、基材が有機物のものなど数種類あり、目的用途に応じて使い分けられている。
　いずれの場合においても、半導体素子の小型化、多ピン化高速化に対応して、インターポーザの半導体素子との接続部分のファインピッチ化及び、高速信号対応が進んでいる。微細化の進展を考慮すると、端子部分のピッチは８０～１２０μｍが必要である。
　ところで、リードフレームは導通部であると同時に支持部材でもある。安定したエッチング処理と、ハンドリングのために、リードフレームの厚さは最低でも１００～１２０μｍが必要と考えられる。また、ワイヤーボンディングの際に十分な接合強度を持つためには、ランドの大きさもある程度必要である。上記の理由から、リードフレームにおいては、リードのピッチで１２０μｍ、リード線幅で６０μｍ程度のファイン化が限界と考えられる。
　この問題を解決し、リードフレームのさらなるファインピッチ化を実現する方法として、例えば特許文献１には、プリモールド樹脂を金属配線の支持体とした構造の、リードフレームの構造に少し似た特徴をもつ半導体素子用基板が開示されている。
　特許文献１の半導体素子用基板の製造方法について記述する。金属板の第１の面には接続用ポスト形成用のレジストパターン、第２の面には配線パターン形成用のレジストパターンを形成する。第１の面の上から、銅を所望の厚さまでエッチングしたのち、第１の面にプリモールド用の樹脂を充填し、接続用ポストの底面を確実に露出させたうえで、なるべく厚く樹脂層を形成する。続いて、第２の面のエッチングを行い、配線パターンを形成したうえで、両面のレジストパターンを剥離して完成となる。
　以上のようにして製造した半導体素子用基板においては、金属がプリモールド樹脂によって支持された構造となっているため、金属の厚さをファインエッチングが可能なレベルまで小さくしても、安定したエッチングが可能である。
特開平１０－０２２４４０号公報 特開２００６－３０３２１６号公報
　しかし、特許文献１の半導体素子用基板の製造方法において、金属板の厚さ方向途中までエッチングした面にプリモールド樹脂を塗布する工程は技術的に困難である。何故なら、塗付の厚さは、基板に必要な剛性を与えるのに十分な程度の厚さが必要であり、且つ、接続用ポストの底面は完全に露出させなければならない為である。
　厚さを制御して塗付する手法としては、例えば、シリンジ等を用いて、塗付面底の一点または複数点から樹脂を流し込み、それが塗布面全体または、均一な厚さの樹脂を形成するのに十分な広さまで濡れ広がるのを待って、次の樹脂を流し込む、という手順を繰り返すと云う対策が一例として考えられる。しかし、プリモールド樹脂はある程度の粘性を持っており、そのため濡れ広がるのには時間がかかり生産性の面で問題がある。
　さらに、プリモールド樹脂の表面張力のために、樹脂が球状になって、狭い範囲にとどまる場合もある。その場合は注入した樹脂が少量であっても、高さが大きくなり、接続用ポストの底面に達してしまう不良も発生しやすい問題もある。
　また他の手法としては、ディスペンサ等を用いて、塗布面底に、次々と樹脂を少量ずつ配置してゆく方法も考えられる。
　しかし、この手法も生産性の面で問題がある。また、表面張力のために樹脂が球状になって狭い範囲にとどまる場合もあり、その場合は注入した樹脂が少量であっても高さが大きくなり、接続用ポストの底面にプリモールド樹脂が付着して、接続性に支障をきたす不良も起こり得る。
　上記の問題を解決する対策として例えば、第１の面にプリモールド樹脂を充填する際に、はじめに第１の面全体を樹脂で覆うように充填し、それを硬化させた後に第１の面を上から研磨加工し、接続用ポストを露出させる手法も考えられる。
　具体的には、まず計算上、第１の面に充填するのに必要な量以上のプリモールド樹脂を第１の面上に塗布し、その上に、プリモールド樹脂が硬化した際に、容易に剥離できる材質のフィルムまたは板状のカバーをかける。そして、その上からプレス加工を行い、第１の面の細部にも樹脂を充填した後、樹脂を硬化させる。そして、カバーを除去し、第１の面上を覆っているプリモールド樹脂に対して、例えばバフなどによる研磨加工を行い、接続用ポストの上底面が露出するまで、プリモールド樹脂を除去する。
　このようにすれば、比較的容易に、基板を支持するのに十分な厚さをもち、かつ確実に接続用ポストを露出させたプリモールド樹脂層を得ることができる。
　しかし、この手法にも問題がある。即ち、第１の面にプリモールド樹脂を塗布する際に、それが細部にまでいきわたるためには、理論上、必要な量よりもやや多くの量を必要とする。それをプレスした場合、通常は過剰な樹脂が基板本体パターンのある場所からはみ出て、外側へと拡がってゆく。
　ここで、材料となる金属板の中において、ほとんどの場合、基板本体となる部分は材料の中央付近に割り付けられており、その外側、材料の周辺部には、基板が出来上がった後で、半導体チップ等の部品を実装したり、また金型内に装着してモールド加工を行ったりする際のアライメントをとるためのアライメントマークが配置されている。
　第１の面に塗布する樹脂量については、なるべく過剰な部分が出ないように、計算されるべきではあるが、それでも外側に広がる部分はゼロにはならず、またある方向にのみ大きく広がる場合もあり得る。その場合に、過剰な樹脂が上記のアライメントマークにまで達してしまうと、アライメントマークを覆い隠すこととなり後加工に支障をきたすと云う問題もある。
　本発明は、前記従来の技術が抱える問題点に鑑み、プリモールド樹脂付きの半導体素子用基板を製造する過程で、過剰な樹脂が材料外周部にまで広がってしまい、アライメントマークなどが機能することを阻害してしまう問題を、簡便かつ確実に防止できる、半導体素子用基板および半導体装置を提供する。
　本発明の第１様態は、第１工程と第２工程とを含む半導体素子用基板の製造方法であって、前記第１工程は、金属板の第１の面に第１の感光性樹脂層を形成することと、前記金属板の前記第１の面とは異なる第２の面に第２の感光性樹脂層を設けることと、前記第１の感光性樹脂層に対し第１のパターンに応じて選択的に露光を行い現像することにより、前記金属板の前記第１の面に、現像された前記第１の感光性樹脂層からなる、接続用ポスト形成用の第１のレジストパターンを形成することと、前記第２の感光性樹脂層に対し第２のパターンに応じて選択的に露光を行い現像することにより、前記金属板の前記第２の面に、現像された前記第２の感光性樹脂層からなる、配線パターン形成用の第２のレジストパターンを形成することと、を含み、前記第２工程は、前記第１の面から前記金属板の中途まで、前記金属板の前記第１の面のエッチングを行い、前記第１の面に前記接続用ポストを形成することと、エッチングされた前記第１の面に、プリモールド用の液状樹脂を充填することと、前記プリモールド用の液状樹脂を硬化させて、プリモールド樹脂層を形成することと、前記第１の面の研磨加工を行い、前記接続用ポストの上底面を前記プリモールド樹脂層から露出させることと、前記第２の面から、前記金属板の前記第２の面のエッチングを行い、前記配線パターンを形成することと、を含み、前記第１工程および前記第２工程を経ることにより、基板本体のパターンの周囲に前記金属板の厚さ方向途中までの深さをもつ溝状の構造を形成する、半導体素子用基板の製造方法である。
　本発明の第１様態によれば、基板本体パターンの上に塗布されたプリモールド樹脂がカバーを介してプレスされる際に、外側に広がった樹脂が、金属材料周辺部のアライメントマーク等の上に達する前に、溝状の構造の中に落ち、それ以上外に広がることを防ぐため、アライメントマーク等が樹脂によって覆われることを防ぐことができる。
　本発明の第２様態は、前記溝状の構造は、前記基板本体のパターンを取り囲んで繋がっている、本発明の第１様態に記載の半導体素子用基板の製造方法である。
　本発明の第２様態によって、より確実に過剰の樹脂がアライメントマーク等にまで達するのを防ぐことができる。
　本発明の第３様態は、半導体素子用基板と、前記半導体素子用基板に実装された半導体素子と、を含む、半導体装置であって、前記半導体素子用基板は、第１の面と前記第１の面とは異なる第２の面とを含む金属板と、前記金属板の前記第１の面に配置された接続用ポストと、前記金属板の前記第２の面に配置された配線パターンと、前記金属板の前記第１の面の前記接続用ポストが配置されていない部分に配置されたプリモールド樹脂層と、を含み、前記接続用ポストの上底面は、前記プリモールド樹脂層から露出しており、前記半導体素子用基板と前記半導体素子との間がメタルワイヤーにより電気的に接続されている、半導体装置である。
　本発明によれば、液状のプリモールド樹脂で第１の面全体を覆ってしまってから、余分な樹脂を研磨加工にて除去することによって、プリモールド樹脂付きの半導体素子用基板を作成する過程において、過剰な樹脂が材料外周部にまで広がって、アライメント等に用いるマークなどの構造を阻害することを簡便かつ確実に防ぐことができる。
本発明に係る半導体素子用基板の製造方法の一例について模式的に示す説明図。 本発明に係る半導体素子用基板の製造方法の一例について模式的に示す説明図。 本発明に係る半導体素子用基板の製造方法の一例について模式的に示す説明図。 本発明に係る半導体素子用基板の製造方法の一例について模式的に示す説明図。 本発明に係る半導体素子用基板の製造方法の一例について模式的に示す説明図。 本発明に係る半導体素子用基板の製造方法の一例について模式的に示す説明図。 本発明に係る半導体素子用基板の製造方法の一例について模式的に示す説明図。 本発明に係る半導体素子用基板の製造方法の一例について模式的に示す説明図。 本発明に係る半導体素子用基板の製造方法の一例について模式的に示す説明図。 本発明に係る半導体素子用基板の製造方法の一例について模式的に示す説明図。 本発明に係る半導体素子用基板の製造方法の一例について模式的に示す説明図。 本発明に係る半導体素子用基板の製造方法の一例について模式的に示す説明図。 本発明に係る半導体素子用基板の製造方法の一例について模式的に示す説明図。 本発明に係る半導体素子用基板の製造方法に関して、銅板材内の配置の一例を模式的に示す説明図。 本発明に係る半導体素子用基板の製造方法に関して、フレーム内の配置の一例を模式的に示す説明図。 従来の半導体素子用基板を模式的に示す説明図。 従来の半導体素子用基板を模式的に示す説明図。 従来の半導体素子用基板を模式的に示す説明図。
　以下、本発明による半導体素子用基板について、その製造方法の代表例を図１Ａ－図３を用いて説明する。
　材料となる金属板１の中の配置について、図２－図３に模式的に示す。図２は、本発明に係る半導体素子用基板の製造方法に関して、銅板材２６内の配置の一例を模式的に示す説明図である。図３は、本発明に係る半導体素子用基板の製造方法に関して、フレーム２４内の配置の一例を模式的に示す説明図である。基板２５の最終形態は、１２ｍｍ四方の正方形であり、それが３列掛ける３行で一組のブロック２３を構成している。３つのブロック２３が８ｍｍの間隔を空けて一列に並んでおり、一組のフレーム２４を構成している。そして、図２のように、材料となる銅板材２６は４５０ｍｍ四方の正方形であり、その中に１２枚のフレーム２４が配置されている。
　基板完成後の工程は、金めっき、チップ実装、ワイヤーボンディング、樹脂封止を想定しており、それは、フレーム２４を単位として行う。
　各フレーム２４には、樹脂封止時に金型に入れる際のアライメント用として、長辺端付近の４箇所に直径０．６ｍｍの円形の穴１２が開いている（図３参照）。
　各ブロック２３の周囲には、前記の穴１２とブロック２３を分断する位置に、幅１ｍｍの溝状構造１３が配置されている。溝状構造１３は第１のエッチングを行う際に作られるため、その深さについては、第１のエッチングによりエッチングされる他の部分と、概ね同じになる。
　次に加工の手順について説明する。まず、図１Ａに示すように、４５０ｍｍ四方の正方形であり、厚さが２００μｍの銅板材１を用意した。次いで、図１Ｂに示すように、銅板材１の両面にロールコーターにて感光性レジスト２（東京応化（株）製、ＯＦＰＲ４０００）を５μｍの厚さになるようにコーティングした後、９０℃でプリベークをした。次に、所望のパターンを有するパターン露光用フォトマスクを介して、両面からパターン露光をし、その後１％水酸化ナトリウム水溶液で現像処理を行ったのちに、水洗およびポストベークを行い、図１Ｃに示すように第１のレジストパターン３及び第２のレジストパターン３０を得た。なお、銅板材の一方の面側（半導体チップが搭載される面と逆の面。以下では第１の面と称する）には、接続用ポスト４を形成するための第１のレジストパターン３を形成し、他方の面（以下では第２の面と称する）には、配線パターン９を形成するための第２のレジストパターン３０を形成した。
　次に、銅板材１の第２の面全体をバックシートで覆って保護した後、塩化第２鉄溶液を用いて、銅基材１の第１の面側より、第１回目のエッチング処理を行い、第１の面側の第１のレジストパターン３から露出した銅基板１の部位の厚さを３０μｍまで薄くした（図１Ｄ）。塩化第２鉄溶液の比重は１．４８、液温５０℃とした。第１回目のエッチングの際、接続用ポスト４形成用の第１のレジストパターン３が形成された部位の銅基板１には、エッチング処理が行われない。そのため、銅基板１の厚み方向に、第１回目のエッチング処理で形成されたエッチング面から銅基板１の下側面までの高さを有して延在する、プリント基板との外部接続を可能とした接続用ポスト４を形成することが出来る。
　なお、第１回目のエッチングでは、エッチング処理を行う部位の銅基板１をエッチング処理で完全に溶解除去するものではなく、所定の厚さの銅基板１となった段階でエッチング処理を終了するよう、中途までエッチング処理を行う。
　次に、図１Ｅに示すように、第１の面に対して、２０％水酸化ナトリウム水溶液によって、第１のレジストパターン３の剥離を行った、剥離液の温度は１００℃とした。
　次に、図１Ｆに示すように、液状プリモールド樹脂６を、第１の面のうちの各ブロックの中央付近に配置した。液状プリモールド樹脂６の量としては、各ブロックを覆うのに十分で、かつブロックの外になるべくはみ出さないことを目標とする。実験結果より、液状プリモールド樹脂６の量は、各ブロックを覆うのに必要最低な樹脂量の計算値に対し、１．６倍とした。そして、すべてのブロックに液状プリモールド樹脂６を配置してから、各フレーム上に、カバーフィルム７を乗せた。カバーフィルム７の材質としては、後に液状プリモールド樹脂６から剥離しやすいように、フッ素樹脂系のプラスチックフィルムを用いた。
　次に、上記の銅板材１に対して、カバーフィルム７を介して、液状プリモールド樹脂６が第１の面の凹部に埋め込まれる方向にプレス加工を行った。プレス加工に際しては、真空加圧式ラミネート装置を用いて、プレス部の温度は７０℃、真空チャンバー内の気圧は０．２ｔｏｒｒ、プレス時間は９０秒にて行った。この結果、第１の面上においては、液状プリモールド樹脂６の一部が、ブロック内から外にはみ出したが、溝部１３に落ちることによって、それ以上外には出なかった。また、真空チャンバー内でのプレス加工を行うことによって、液状プリモールド樹脂層内に生じた空隙を解消する効果があり、樹脂内のボイド発生を抑える効果がある。
　次に、液状プリモールド樹脂６の加熱硬化を行った。加熱硬化は二段階で行い、はじめに９０℃に加熱したオーブン内で１時間処理し、液状プリモールド樹脂６が半硬化した時点で、カバーフィルムを除去し、続けて１５０℃に加熱したオーブンで３時間処理した。この結果、第１の面上のブロックとその周辺部は、硬化したプリモールド樹脂層８で覆われた。プリモールド樹脂層８の高さは、接続用ポストの上底面からみて２０μｍ上であった（図１Ｇ）。
　続いて、図１Ｈに示すように、第１の面上のプリモールド樹脂層８に対して、研磨加工を行った。加工に際しては、バフロール回転式研磨装置を用い、バフロールの番手は８００番相当を使用した。加工は、第１の面の接続用ポスト４の上底面が完全に露出するまで行った。
　次に、図１Ｉに示すように、第１の面全体に対して、カバーフィルム１１を貼付して保護したうえで、図１Ｊに示すように、第２の面のエッチングを行った。エッチング液としては、塩化第２鉄溶液を用い、液の比重は１．４８、液温は５０℃とした。エッチングは、第２の面に配線パターン９を形成することを目的としており、第２の面の上の第２のレジストパターン３０から露出した銅板材１を溶解除去した。続いて、図１Ｋに示すように、第１の面上のカバーフィルム１１を剥離除去した。液状プリモールド樹脂６のプレス加工の際に、ブロック周辺の溝部状構造１３が、ブロック内からはみ出した樹脂をトラップしたために、第２の面のエッチング加工後には、フレーム外周付近にはアライメントマークが加工され、所定どおりの大きさをもつ貫通したアライメント用穴１２が形成された。
　次いで、図１Ｌに示すように、第２の面の第２のレジストパターン３０の剥離を行った。剥離液は２０％水酸化ナトリウム水溶液であり、液温は１００℃とした。
　この段階まで加工して、銅板材１はフレーム単位に断裁した。
　そして、各フレーム毎に、露出した金属面に対し、無電解ニッケル／パラジウム／金めっき形成法による表面処理を施した。リードフレームへのめっき層の形成は、電解めっき法が適用可能である。
　しかし、電解めっき法では、めっき電流を供給するためのめっき電極の形成が必要になり、めっき電極を形成する分、配線領域が狭くなり、配線の引き回しが困難になる。そのため、本実施例では、供給用電極が不要な、無電解ニッケル／パラジウム／金めっき形成法を採用した。
　すなわち、金属面に酸性脱脂、ソフトエッチング、酸洗浄、パラジウム触媒活性処理、プレディップ、無電解ニッケルめっき、無電解パラジウムめっき、無電解金めっきにより、めっき層を形成した。めっき厚さはニッケルが３μｍ、パラジウムが０．２μｍ、金が０．０３μｍとした。使用しためっき液は、ニッケルがエンプレートＮＩ（メルテックス社製）、パラジウムがパウロボンＥＰ（ロームアンドハース社製）、金がパウロボンドＩＧ（ロームアンドハース社製）である。
　次いで、各フレーム内の個々の半導体素子用基板のアイランド５の表面１０上に半導体素子１６を固定用接着剤もしくは固定用テープ１４で接着、搭載した後、半導体素子１６の電気的接続用端子と配線パターンの所定の部位（ワイヤーボンディング用ランド）とを金細線を用いてワイヤーボンディングを行った後、リードフレームと半導体素子とを被覆するようにモールディングを行い、個々の半導体基板を得た。
　次いで、面付けされた半導体基板に断裁を行い、個々の半導体基板を得た。
　本発明をこのように適用した半導体素子用基板の製造方法や半導体装置は、やはり、プリモールド樹脂付きの半導体素子用基板を製造する過程で、過剰な樹脂が材料外周部にまで広がってしまい、アライメントマークなどが機能することを阻害してしまう問題を、簡便かつ確実に防止できた。
　以上、本発明の好適な実施例について説明し例証したが、これらはあくまで発明の例示であって限定的に考慮されるべきものではなく、追加、削除、置換及び他の変更は本発明の範囲を逸脱しない範囲で可能である。即ち、本発明は前述した実施例により限定されるものではなく、請求の範囲により限定されるものである。
　本発明によれば、液状のプリモールド樹脂で第１の面全体を覆ってしまってから、余分な樹脂を研磨加工にて除去することによって、プリモールド樹脂付きの半導体素子用基板を作成する過程において、過剰な樹脂が材料外周部にまで広がって、アライメント等に用いるマークなどの構造を阻害することを簡便かつ確実に防ぐことができる。
　１　　銅板材
　２　　感光性レジスト
　３　　第１のレジストパターン
　４　　接続用ポスト
　５　　アイランド
　６　　液状プリモールド樹脂（硬化前）
　７　　カバーフィルム（液状樹脂プレス用）
　８　　液状プリモールド樹脂層（硬化後）
　９　　配線パターン
　１０　　アイランド表面
　１１　　カバーフィルム（エッチング保護用）
　１２　　アライメント用穴
　１３　　溝状構造
　１４　　固定用接着剤もしくは固定用テープ
　１５　　リードフレームの平坦部分
　１６　　半導体素子
　１７　　リード
　１８　　メタルワイヤー
　１９　　モールド用樹脂
　２０　　取り出し電極
　２１　　保持材
　２２　　固定用樹脂もしくは固定用テープ
　２３　　ブロック
　２４　　フレーム
　２５　　基板
　２６　　銅板材
　３０　　第２のレジストパターン

Claims (3)

  1. 　第１工程と第２工程とを含む半導体素子用基板の製造方法であって、
    　前記第１工程は、
    　金属板の第１の面に第１の感光性樹脂層を形成することと、
    　前記金属板の前記第１の面とは異なる第２の面に第２の感光性樹脂層を設けることと、
    　前記第１の感光性樹脂層に対し第１のパターンに応じて選択的に露光を行い現像することにより、前記金属板の前記第１の面に、現像された前記第１の感光性樹脂層からなる、接続用ポスト形成用の第１のレジストパターンを形成することと、
    　前記第２の感光性樹脂層に対し第２のパターンに応じて選択的に露光を行い現像することにより、前記金属板の前記第２の面に、現像された前記第２の感光性樹脂層からなる、配線パターン形成用の第２のレジストパターンを形成することと、を含み、
    　前記第２工程は、
    　前記第１の面から前記金属板の中途まで、前記金属板の前記第１の面のエッチングを行い、前記第１の面に前記接続用ポストを形成することと、
    　エッチングされた前記第１の面に、プリモールド用の液状樹脂を充填することと、
    　前記プリモールド用の液状樹脂を硬化させて、プリモールド樹脂層を形成することと、
    　前記第１の面の研磨加工を行い、前記接続用ポストの上底面を前記プリモールド樹脂層から露出させることと、
    　前記第２の面から、前記金属板の前記第２の面のエッチングを行い、前記配線パターンを形成することと、
    　を含み、前記第１工程および前記第２工程を経ることにより、基板本体のパターンの周囲に前記金属板の厚さ方向途中までの深さをもつ溝状の構造を形成する、半導体素子用基板の製造方法。
  2. 　前記溝状の構造は、前記基板本体のパターンを取り囲んで繋がっている、請求項１に記載の半導体素子用基板の製造方法。
  3. 　半導体素子用基板と、
    　前記半導体素子用基板に実装された半導体素子と、
    　を含む、半導体装置であって、
    　前記半導体素子用基板は、
    　第１の面と前記第１の面とは異なる第２の面とを含む金属板と、
    　前記金属板の前記第１の面に配置された接続用ポストと、
    　前記金属板の前記第２の面に配置された配線パターンと、
    　前記金属板の前記第１の面の前記接続用ポストが配置されていない部分に配置されたプリモールド樹脂層と、
    　を含み、
    　前記接続用ポストの上底面は、前記プリモールド樹脂層から露出しており、
    　前記半導体素子用基板と前記半導体素子との間がメタルワイヤーにより電気的に接続されている、半導体装置。
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