KR20110116850A - 리드프레임을 이용한 회로 기판의 제조 방법 - Google Patents

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Abstract

본 발명은 미세 회로 구현이 가능하고 제조 비용이 감소되는 리드 프레임을 이용한 회로 기판의 제조 방법을 제공한다. 본 발명에 따른 회로 기판의 제조 방법은 리드프레임에 회로 패턴을 형성하여 제조된 회로 기판의 하면에 메탈판을 접촉시키고, 마스킹 패턴이 형성된 절연성의 마스크를 상기 리드프레임의 상면에 접촉시킨 상태에서 상기 마스킹 패턴에 도금 물질을 공급하면서 상기 메탈판에 전류를 흘려서 상기 회로 기판에 금속 도금을 수행한다.

Description

리드프레임을 이용한 회로 기판의 제조 방법{Method for manufacturing circuit board by using leadframe}
본 발명은 반도체 패키지에 사용되는 회로 기판의 제조 방법에 관한 것으로서, 특히 리드프레임을 이용하여 반도체 패키지에 채용되는 회로 기판을 제조하는 방법에 관한 것이다.
리드프레임은 금선(gold wire), 봉합수지(EMC: Epoxy Mold Compound)와 함께 반도체 패키지를 제조하는데 사용되는 3대 재료 중에 하나이다. 일반적으로 리드프레임은 반도체 패키지에 내장되는 반도체 칩(semiconductor chip)에서 발생되는 열을 외부로 방출시키는 기능을 담당하고, 반도체 패키지의 조립 공정에서 반도체 칩을 각 공정별로 운반하는 캐리어 역할을 수행하고, 반도체 칩과 반도체 패키지가 탑재되는 인쇄회로기판을 서로 연결시켜 주는 도선 역할을 수행하고, 반도체 칩을 지지해 주는 버팀대(Frame) 역할을 수행한다.
최근 들어, 대부분의 반도체 패키지들이 파인 피치(fine pitch), 고집적 입출력 단자, 경박 단소, 높은 열적 전기적 성능을 요구하고 있으며, 이러한 요구를 충족시킬 수 있는 패키지로서, 메탈 리드프레임을 기반으로 하는 차세대 QFN(Quad Flat Non-lead) 패키지의 수요 증가가 예상된다.
그러나, 현재 사용되고 있는 QFN 패키지는 듀얼 로우(Dual Row)까지는 제조가 가능하지만, 멀티 로우(Multi-row)의 구현이 어려워서 고집적 입출력 단자를 구성하는 데 많은 어려움이 따르고 있다. 이러한 한계를 극복하기 위하여 리드 프레임을 이용한 다양한 형태의 회로 기판의 제조 방법이 개발되고 있다.
본 발명은 미세 회로 구현이 가능하고 제조 비용이 감소되는 리드 프레임을 이용한 회로 기판의 제조 방법을 제공한다.
본 발명에 따른 회로 기판의 제조 방법은,
리드프레임에 회로 패턴을 형성하여 제조된 회로 기판의 하면에 메탈판을 접촉시키고, 마스킹 패턴이 형성된 절연성의 마스크를 상기 리드프레임의 상면에 접촉시킨 상태에서 상기 마스킹 패턴에 도금 물질을 공급하면서 상기 메탈판에 전류를 흘려서 상기 회로 기판에 금속 도금을 수행한다.
상기 회로 기판을 제조하는 방법은, (a) 상기 리드프레임의 하면의 일부를 하프 에칭하는 단계; (b) 상기 하프 에칭된 부분에 절연성 물질을 채우는 단계; 및 (c) 상기 절연성 물질의 상부의 리드프레임의 일부분을 제거하여 상기 회로 패턴을 형성하는 단계를 포함한다.
상기 (c) 단계는, (c-1) 상기 리드프레임의 상면에 포토레지스트층을 형성하는 단계; (c-2) 상기 포토레지스트층을 패터닝하여 상기 절연성 물질의 상부에 복수개의 홈들을 형성하는 단계; (c-3) 상기 홈들에 의해 외부로 노출된 리드프레임을 제거하는 단계; 및 (c-4) 상기 포토레지스트층을 제거하여 상기 회로 패턴을 완성하는 단계를 포함한다.
본 발명에 따르면, 회로 기판에 형성된 회로 패턴에 금속 도금을 수행하기 위하여, 회로 기판의 하면에 메탈판을 접촉시키고, 상기 회로 기판의 상면에 마스킹 패턴이 형성된 마스크를 적층시킨 상태에서 도금 물질을 상기 마스킹 패턴에 공급하면서 동시에 상기 메탈판에 전류를 흘려준다.
이와 같이, 도금 공정을 위해 전류를 흘려주기 위한 도전층을 회로 기판에 별도로 형성할 필요가 없으며, 또한, 도금 물질을 회로 패턴에 공급하기 위한 마스킹 공정, 노광 공정 및 현상 공정을 진행하지 않아도 됨으로 회로 기판의 제조 비용이 대폭적으로 감소될 뿐만 아니라 미세 회로 패턴의 구현이 가능하다.
도 1 내지 도 8, 도 10 및 도 11은 본 발명에 따른 회로 기판의 제조 방법을 순차적으로 도시한 단면도들이다.
도 9A 내지 도 9C는 도 8에 도시된 회로 기판, 마스크 및 메탈판을 도시한 평면도들이다.
도 12는 도 1 내지도 11에 도시된 방법을 이용하여 제조된 QFN 패키지의 단면도이다.
이하, 첨부한 도면을 참고하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 상세히 설명한다. 그러나, 본 발명은 이에 한정되지 않고 다른 여러 가지 형태로 구현될 수 있다.
다르게 정의하지는 않았지만, 여기에 사용되는 기술용어 및 과학용어를 포함하는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 일반적으로 이해하는 의미와 동일한 의미를 가진다. 보통 사용되는 사전에 정의된 용어들은 관련 기술 문헌과 현재 개시된 내용에 부합하는 의미를 가지는 것으로 추가 해석되며, 정의되지 않는 한 이상적이거나 매우 공식적인 의미로 해석되지 않는다.
본 발명의 실시예는 본 발명의 이상적인 실시예를 구체적으로 나타낸다. 그 결과, 도해의 다양한 변형, 예를 들면 제조 방법 및/또는 사양의 변형이 예상된다. 따라서 실시예는 도시한 영역의 특정 형태에 국한되지 않으며, 예를 들면 제조에 의한 형태의 변형도 포함한다. 예컨대, 편평하다고 도시되거나 설명된 영역은 일반적으로 거칠거나/거칠고 비선형인 특성을 가질 수 있다. 또한, 날카로운 각도를 가지는 것으로 도시된 부분은 라운드질 수 있다. 따라서 도면에 도시된 영역은 원래 대략적인 것에 불과하며, 이들의 형태는 영역의 정확한 형태를 도시하도록 의도된 것이 아니고, 본 발명의 범위를 좁히려고 의도된 것이 아니다.
또한, 도면들은 개략적이고 축적에 맞게 도시되지 않았다는 것을 일러둔다. 도면에 있는 부분들의 상대적인 치수 및 비율은 도면에서의 명확성 및 편의를 위해 그 크기에 있어 과장되거나 감소되어 도시되었으며 임의의 치수는 단지 예시적인 것이지 한정적인 것은 아니다. 그리고 둘 이상의 도면에 나타나는 동일한 구조물, 요소 또는 부품에는 동일한 참조 부호가 다른 실시예에서 대응하거나 유사한 특징을 나타내기 위해 사용된다.
도 1 내지 도 8, 도 10 및 도 11은 본 발명에 따른 회로 기판의 제조 방법을 순차적으로 도시한 단면도들이고, 도 9A 내지 도 9C는 도 8에 도시된 회로 기판, 마스크 및 메탈판을 도시한 평면도들이다. 도 1 내지 도 11을 참조하여 본 발명에 따른 회로 기판의 제조 방법을 구체적으로 설명하기로 한다.
도 1을 참조하면, 원소재인 리드프레임(111)을 준비한다. 리드프레임(111)은 도전성을 갖는 재질로 제조되며, 회로 기판(도 7의 101)이 완성된 후에 반도체 칩(도 12의 211)이 그 위에 접착될 때 반도체 칩(도 12의 211)을 지지해주며, 또한 반도체 칩(도 12의 211)과 외부 장치(도시 안됨) 사이의 신호를 전송하는데 필요한 배선을 제공한다.
리드프레임(111)은 구리를 주 원료로 하고 니켈, 규소, 인 등을 섞어서 제조될 수도 있고, 구리 재질 또는 니켈이 합금된 구리 재질의 바탕에 실리콘 산화막의 표면을 형성하여 제조될 수도 있다. 상기 실리콘 산화막은, 플라즈마 코팅 방법, 화학적 기상 증착(CVD: Chemical Vapor Deposition) 방법, 스퍼터링(Sputtering) 방법, 및 솔-겔(Sol-Gel) 방법 중 어느 하나를 이용하여 형성할 수 있다. 상기 실리콘 산화막에 탄소(C), 질소(N) 및 수소(H) 중 어느 하나가 첨가되면, 상기 실리콘 산화막은 구리 재질의 바탕 또는 니켈이 합금된 구리 재질의 바탕과 복합상을 형성할 수 있다. 상기 실리콘 산화막의 두께는 5∼35[nm]로 구성하는 것이 바람직하며, 이에 따라 레진의 블리딩 및 구리 기판의 산화를 방지할 수 있다.
도 2를 참조하면, 리드프레임(111)의 하면의 일부를 하프에칭(half-etching)한다. 즉, 리드프레임(111)의 하면의 일부를 에칭 방법을 이용하여 제거한다. 따라서, 리드프레임(111)의 하면에는 복수개의 홈들(121)이 형성된다. 이 때, 홈들(121)의 상부에 형성된 리드프레임 부분은 배선 역할을 하기 때문에 배선 기능을 수행하기에 적합한 두께를 갖도록 하프에칭을 진행하는 것이 바람직하다.
도 3을 참조하면, 상기 하프에칭된 부분에 절연 물질(131)을 충전한다. 절연 물질(131)로는 절연성의 고분자 물질에 해당하는 PSR(Photo Solder Resist)을 사용할 수 있다.
도 4를 참조하면, 리드프레임(111)의 표면에 포토레지스트(photoresist)층(141)을 형성한다. 포토레지스트층(141)은 포토레지스트 물질, 에컨대 드라이 필름 레지스트(Dry Film Resist; DFR)나 잉크(ink) 또는 페이스트(paste) 중 하나를 이용하여 형성될 수 있다. 이 때, 하부에 형성된 절연 물질(131)의 표면에는 포토레지스트층(141)을 형성할 필요가 없다.
도 5를 참조하면, 리드프레임(111)의 상부에 형성된 포토레지스트층(141)을 패터닝(patterning)한다. 리드프레임(111)의 상부에 형성된 포토레지스트층(141)을 패터닝하기 위해서는, 먼저 특정한 패턴이 인쇄된 마스크(도시 안됨)를 리드프레임(111)의 상부에 형성된 포토레지스트층(141) 위에 배치하고, 상기 마스크에 광을 조사하여 리드프레임(111)의 상부에 형성된 포토레지스트층(141) 위에 상기 특정한 패턴을 인쇄하는 마스킹 공정을 수행한다. 이어서, 포토레지스트층(141)을 빛에 노출시키는 노광(exposure) 공정 및 상기 노광에 의해 포토레지스트층(141) 속에 생긴 잠상을 가시의 상으로 만드는 현상(development) 공정을 수행한다. 그러면, 상기 마스크에 인쇄된 특정한 패턴에 따른 포토레지스트 패턴(151)이 리드프레임(111)의 상부에 형성된다.
포토레지스트 패턴(151)에 의해 절연 물질(131)의 상부의 리드프레임 부분 중 일부(155)가 외부로 노출되고 나머지 부분은 포토레지스트층(141)으로 덮혀진 상태로 유지된다.
도 6을 참조하면, 포토레지스트 패턴(151)에 의해 외부로 노출된 리드프레임 부분(161)을 에칭하여 제거한다. 리드프레임(161)을 에칭하기 위한 방법으로써, 에칭 용액이 담긴 스프레이 장치를 이용하여 포토레지스트층(141)의 위로부터 상기 에칭 용액을 스프레이(spray) 방식으로 분사하거나, 상기 에칭 용액이 담긴 용기 안에 리드프레임(111)을 소정 시간 동안 담그는 방법을 이용할 수 있다. 상기 에칭 용액에 의해 포토레지스트층(141)으로 덮히지 않고 외부로 노출된 리드프레임 부분은 모두 에칭되어 제거된다.
도 7을 참조하면, 포토레지스트층(도 6의 141)을 제거한다. 포토레지스트층(도 6의 141)을 제거하기 위해서는, 포토레지스트층(도 6의 141)만을 제거하는 에칭 용액을 이용하여 도 6에서 사용되는 에칭 방법을 동일하게 적용할 수 있다. 포토레지스트층(도 6의 141)이 제거되면 리드프레임(111)에 회로 패턴(165)이 형성된 회로 기판(101)이 제조된다.
도 7에 도시된 회로 기판(101)에는 2개의 반도체 패키지(도 12의 201)들을 제조할 수 있는 2개의 회로 기판들이 구성되어 있다. 이와 같이, 회로 기판(101)의 제조 비용을 절약하기 위하여 하나의 리드프레임에 모양과 크기가 동일한 복수개의 회로 기판들(101)이 형성될 수 있다.
회로 기판(101)은 지지부(131), 다이 패드들(113a,113b) 및 복수개의 리드들(115a,115b)로 구성된다. 지지부(131)는 복수개의 리드들(115a,115b)을 본래의 모양으로 지지해주고, 다이 패드들(113a,113b) 위에는 반도체 칩(도 12의 211)들이 접착되며, 복수개의 리드들(115a,115b)은 반도체 칩(도 12의 211)들 위에 형성된 연결 패드들(도시 안됨)과 본딩 와이어들(도 12의 221)에 의해 전기적으로 연결된다. 복수개의 리드들(115a,115b)은 또한 외부 장치(도시 안됨)와 전기적으로 연결된다.
포토레지스트층(도 6의 141)이 제거된 후에 회로 기판(101)의 상부에는 미세한 이물질이 남아있을 수 있다. 이러한 미세한 이물질로 인하여 후속 공정에서 회로 기판(101)의 상부에 금속 도금을 진행할 때 도금 불량이 유발될 수 있으므로, 상기 미세한 이물질을 제거하는 과정이 더 수행될 수 있다. 상기 미세한 이물질을 제거하기 위하여 습식 세정 공정 또는 플라즈마 처리 공정이 추가로 진행될 수 있다. 플라즈마 처리 공정에서는 플라즈마 발생기(도시 안됨)로부터 발생되는 플라즈마가 회로 기판의 상부에 충돌되며, 그에 따라 회로 기판(101)의 상부 표면에 존재하는 미세한 이물질들이 제거된다.
도 8을 참조하면, 금속 도금을 위해, 회로 기판(101)의 하면에 메탈판(103)을 접촉시키고, 회로 기판(101)의 상면에 마스킹 패턴이 형성된 절연성의 마스크(105)를 적층한다. 이 때, 메탈판(103)과 마스크(105)를 접착제를 이용하여 단단히 접착시킬 수도 있고, 분리가 용이하도록 접착제 없이 적층시킬 수도 있다.
메탈판(103)은 회로 기판(101)에 접촉되어 회로 기판(101)의 도전 물질, 즉, 복수개의 리드들(115a,115b)에 전기적으로 연결된다. 따라서, 메탈판(103)에 전류를 흘려주면, 상기 전류는 메탈판(103)을 통해서 회로 기판(101)의 복수개의 리드들(115a,115b)까지 흘러간다.
회로 기판(101)의 상면에 적층된 마스크(105)의 마스킹 패턴에 의해 복수개의 리드들(115a,115b)의 일부가 외부로 노출된다. 상기 외부로 노출된 부분은 금속 도금이 수행될 부분이다.
이와 같이, 도금 공정을 위해 전류를 흘려주기 위한 도전층을 회로 기판(101)에 별도로 형성할 필요가 없으며, 또한, 도금 물질을 회로 패턴(도 7의 165)에 공급하기 위한 마스킹 공정, 노광 공정 및 현상 공정을 진행하지 않아도 됨으로 회로 기판(101)의 제조 비용이 대폭적으로 감소될 뿐만 아니라 회로 기판(101)에 미세 회로 패턴의 구현이 가능하다.
도 9A는 도 8에 도시된 회로 기판(101)의 평면도이다. 도 9A는 하나의 절연성 기판에 2개의 회로 기판들이 형성된 상태를 보여준다. 즉, 도 9A는 하나의 절연성 기판에 복수개의 회로 기판들이 형성될 수 있으며, 그 중에 대표적으로 2개의 회로 기판들이 형성된 상태를 보여준다.
회로 기판(101)은 지지부(131), 다이 패드들(113a,113b) 및 복수개의 리드들(115a,115b)로 구성된다. 지지부(131)는 복수개의 리드들(115a,115b)을 일정한 모양으로 지지해주고, 다이 패드들(113a,113b) 위에 반도체 칩(도 12의 211)이 접착되며, 복수개의 리드들(115a,115b)은 본딩 공정에 의해 반도체 칩(도 12의 211) 위에 형성된 연결 패드들(도시 안됨)과 와이어들(도 12의 221)에 의해 전기적으로 연결된다. 복수개의 리드들(115a,115b)은 또한 외부 장치(도시 안됨)와 전기적으로 연결된다.
도 9B는 회로 기판(101) 위에 적층되는 마스크(105)의 평면도이다. 도 9B를 참조하면, 마스크(105)에는 2개의 마스킹 패턴들이 형성되어 있으며, 각 마스킹 패턴은 도 9A에 도시된 복수개의 리드들(115a,115b)과 배열이 일치하도록 형성된다. 즉, 마스킹 패턴에는 복수개의 구멍들(180)이 형성되어 있으며, 상기 복수개의 구멍들(180)은 도 9A에 도시된 복수개의 리드들(115a,115b) 위에 위치하도록 형성된다.
도 9C는 도 8에 도시된 메탈판(103)의 평면도이다. 메탈판(103)은 회로 기판(101)의 하면에 부착됨으로 회로 기판(101)과 동일한 모양과 동일한 크기를 갖는 것이 바람직하다. 메탈판(103)은 도전성을 갖는 물질, 예컨대 구리나 니켈 합금 등으로 제조될 수 있다.
도 10을 참조하면, 회로 기판(101)의 회로 패턴(도 7의 165)에 도금 물질(171)을 공급하면서 동시에 메탈판(103)에 전류를 흘려서 회로 기판(101)에 금속 도금을 수행한다. 도금 물질(171)은 도전성을 갖는 물질, 예컨대 구리 물질로 구성할 수 있다. 이 때, 도금 용액이 담긴 스프레이 장치를 이용하여 회로 기판(101)의 위로부터 상기 도금 용액을 스프레이(spray) 방식으로 분사하면서 메탈판(103)에 전류를 흘려주거나, 아니면 상기 도금 용액이 담긴 용기 안에 회로 기판(101)을 담군 상태에서 메탈판(103)에 전류를 흘려서 도금을 진행할 수 있다.
도 11을 참조하면, 회로 기판(101)으로부터 메탈판(103)과 마스크(105)를 분리한다. 따라서, 복수개의 리드들(도 7의 115a,115b)의 특정한 위치에 도금된 복수개의 메탈 패드들(181)을 갖는 회로 기판(101)이 제조된다.
도 12는 도 11에 도시된 회로 기판(101)을 이용하여 제조된 반도체 패키지(201)의 단면도이다. 즉, 도 11에는 2개의 회로 기판들이 있고, 이를 분할선(도 11의 점선)을 따라 둘로 분할하고, 그 중에 하나를 사용하여 도 12에 도시된 반도체 패키지(201)를 제조한다. 도 12는 구체적으로 QFN(Quad Flat Non-lead) 패키지의 단면도이다.
도 12를 참조하면, 반도체 패키지(201)는 다이 패드(113a,113b) 위에 접착된 반도체 칩(211), 반도체 칩(211)의 상부에 형성된 복수개의 연결 패드들(도시 안됨)을 회로 기판(101)에 형성된 복수개의 메탈 패드들(181)에 전기적으로 연결시키는 복수개의 본딩 와이어들(221 및 반도체 칩(211), 본딩 와이어들(221), 메탈 패드들(181) 및 회로 기판(101)의 상부를 밀봉하는 몰딩부(231)를 구비한다.
다이 패드(113a,113b)는 도전성을 가지므로, 반도체 칩(211)에서 발생되는 열은 외부로 빠르게 방출시킨다. 따라서, 반도체 패키지(201)의 열 방출 특성이 향상된다.
복수개의 메탈 패드들(181)은 외부 장치(도시 안됨)에 접촉될 수가 있으며, 그에 따라, 반도체 칩(211)은 상기 외부 장치와 전기 신호를 주고받을 수 있다.
이와 같이, 본 발명에 따른 반도체 패키지(201)는 외부 단자들을 필요로 하지 않으므로 QFN(Quad Flat Non-lead) 패키지라고 할 수 있다.
상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되지 아니하고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하며, 이 또한 본 발명의 범위에 속하는 것은 당연하다.

Claims (10)

  1. 리드프레임에 회로 패턴을 형성하여 제조된 회로 기판의 하면에 메탈판을 접촉시키고, 마스킹 패턴이 형성된 절연성의 마스크를 상기 리드프레임의 상면에 접촉시킨 상태에서 상기 마스킹 패턴에 도금 물질을 공급하면서 상기 메탈판에 전류를 흘려서 상기 회로 기판에 금속 도금을 수행하는 것을 특징으로 하는 회로 기판의 제조 방법.
  2. 제1항에 있어서,
    상기 금속 도금이 완료된 후에 상기 메탈판과 상기 마스크를 상기 회로 기판으로부터 분리하는 것을 특징으로 하는 회로 기판의 제조 방법.
  3. 제1항에 있어서, 상기 회로 기판은
    (a) 상기 리드프레임의 하면의 일부를 하프 에칭하는 단계;
    (b) 상기 하프에칭된 부분에 절연성 물질을 채우는 단계; 및
    (c) 상기 절연성 물질의 상부의 리드프레임의 일부분을 제거하여 상기 회로 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 회로 기판의 제조 방법.
  4. 제3항에 있어서, 상기 (c) 단계는
    (c-1) 상기 리드프레임의 상면에 포토레지스트층을 형성하는 단계;
    (c-2) 상기 포토레지스트층을 패터닝하여 상기 절연성 물질의 상부에 복수개의 홈들을 형성하는 단계;
    (c-3) 상기 홈들에 의해 외부로 노출된 리드프레임을 제거하는 단계; 및
    (c-4) 상기 포토레지스트층을 제거하여 상기 회로 패턴을 완성하는 단계를 포함하는 것을 특징으로 하는 회로 기판의 제조 방법.
  5. 제1항에 있어서, 상기 금속 도금은 상기 회로 패턴을 구성하는 복수개의 리드들 위에 형성하는 것을 특징으로 하는 회로 기판의 제조 방법.
  6. 제1항에 있어서, 상기 마스킹 패턴에 도금 물질을 공급하기 위하여 상기 회로 기판을 도금 용액이 수용된 용기 안에 담그거나 또는 상기 마스크 위에 상기 도금 용액을 뿌려주는 것을 특징으로 하는 회로 기판의 제조 방법.
  7. 제1항에 있어서, 상기 마스크는 상기 회로 기판과 접착성이 좋은 고무 재질로 구성된 것을 특징으로 하는 회로 기판의 제조 방법.
  8. 제1항 내지 제7항 중 어느 한 항의 방법으로 제조된 회로 기판.
  9. 제8항의 회로 기판 위에 반도체 칩을 장착하여 제조된 반도체 패키지.
  10. 제9항에 있어서, 상기 반도체 패키지는 QFN(Quad Flat Non-lead) 패키지인 것을 특징으로 하는 반도체 패키지.
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