KR20100041289A - 능동소자 매립형 리드 프레임 및 반도체 패키지 및 그의 제조방법 - Google Patents

능동소자 매립형 리드 프레임 및 반도체 패키지 및 그의 제조방법 Download PDF

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Abstract

본 발명은 능동소자 매립형 리드 프레임 및 반도체 패키지 및 그의 제조방법을 제공하기 위한 것으로, 리드 프레임의 제조방법에 있어서, 금속 소재에 패드부를 형성하는 제 1 단계와; 상기 제 1 단계 후 패턴부의 형성을 위한 감광성 물질을 상기 금속 소재에 도포하고 표면처리를 수행하여 상기 패턴부를 형성하는 제 2 단계;를 포함하여 구성함으로서, 기본적인 회로 및 반도체 칩 능동소자 매립을 위한 에칭 공정 이후에 선택적으로 표면처리 층을 형성하고 산화방지 처리를 함으로써 언더컷 현상 때문에 발생하는 패드부 소실 또는 치수 축소 현상을 효과적으로 방지할 수 있게 되는 것이다.
능동소자, 매립형, 리드 프레임, 반도체 패키지, 패드, 언더컷

Description

능동소자 매립형 리드 프레임 및 반도체 패키지 및 그의 제조방법{Structure and manufacture method for lead frame and semiconductor package of active element buried type}
본 발명은 리드 프레임 및 반도체 패키지에 관한 것으로, 특히 기본적인 회로 및 반도체 칩 능동소자 매립을 위한 에칭 공정 이후에 선택적으로 표면처리 층을 형성하고 산화방지 처리를 함으로써 언더컷(Under Cut) 현상 때문에 발생하는 패드부 소실 또는 치수 축소 현상을 효과적으로 방지하기에 적당하도록 한 능동소자 매립형 리드 프레임 및 반도체 패키지 및 그의 제조방법에 관한 것이다.
일반적으로 반도체 칩 자체만으로는 외부로부터 전기를 공급받아 전기 신호를 전달해 주거나 전달받을 수 없기 때문에, 반도체 칩이 각종 전기적인 신호를 외부와 주고받기 위하여 칩을 패키징하는 것이 필요하다. 최근에는 칩의 크기 축소, 열방출 능력 및 전기적 수행능력 향상, 신뢰성 향상, 제조비용 등을 고려하여, 리드프레임, 인쇄회로기판, 회로필름 등의 각종 부재를 이용하여 다양한 구조로 제조 되고 있다.
그리고 반도체 칩의 고집적화 추세에 따라서 반도체 칩과 외부회로기판 사이의 전기적인 연결선(Lead)인 입, 출력 단자의 수를 증가시킬 필요가 있다. 이를 위하여, 서로 별도로 칩과 외부회로를 연결하는 2열 이상의 배열을 가지는 리드들을 구비한 리드 프레임의 반도체 패키지가 주목받고 있다.
도 1은 종래 반도체 패키지의 제조방법에 의해 반도체 패키지를 제조하는 공정을 보인 개념도로서, 일본공개특허 제 2007-157846 호에 언급된 기술내용이다.
그래서 도 1의 (a)에서, 동, 동합금 또는 철 합금 등으로 되는 소정 두께의 리드프레임 소재(23)를 준비하고, (b)에서 그 표면을 각각 제 1 및 제 2 레지스트 막(24, 25)으로 코팅 처리 한 뒤, (c)에서 제 1 및 제 2 레지스트 막(24, 25)에 각각 노광 처리 및 현상 처리를 수행한다. 그리고 리드프레임 소재(23)의 표면측에 반도체 소자(13)로부터의 본딩 와이어(Bonding Wire)(15)의 접합 단자(14, 14a) 및 이것에 접합되는 리드(17) 부분을 노출시킨 바깥쪽 배선 패턴(26)을 형성한다. 또한 리드프레임 소재(23)의 이면측에 단자 패드(11)가 되는 부분을 노출시킨 이면 배선 패턴(27)을 형성한다.
그런 다음 (d)에서 제 1 및 제 2 레지스트 막(24, 25)에 따라서 바깥쪽 배선 패턴(26) 및 이면 배선 패턴(27)이 형성되는 리드프레임 소재(23)의 표면 노출부에 귀금속 도금(21)(내 에칭 도금 처리)을 각각 수행한다. 이 귀금속 도금(20, 21)은 이하의 공정으로 사용하는 에칭액에 대하여 용해되지 않고, 내 에칭 도금 피막으로서 작용한다.
또한 (e)에서 이면측의 제 2 레지스트 막(25)을 제거하고, (f)에서 귀금속 도금(20, 21)을 내 에칭용의 레지스트 막으로서 리드프레임 소재(23)의 이면측의 하프 에칭을 수행한다. 이 경우 리드프레임 소재(23)의 표면측은 귀금속 도금(20)과 제 1 레지스트 막(24)으로 덮이기 때문에 제 2 레지스트 막(25)으로 형성되는 이면 배선 패턴(27)의 노출 부분만이 하프 에칭되고 움푹 들어간 부분(29)이 형성된다. 하프 에칭의 깊이는 리드프레임 소재(23)의 두께의 4/5 ~ 1/2 정도로 충분하다. 이에 따라 그리드 배열상에 배치되는 단자 패드(11)가 되는 부분이 돌출한 상태가 된다.
또한 (g)에서 표면측의 제 1 레지스트 막(24)을 제거한다. 그리고 (h)에서 이면측의 하프 에칭되는 움푹 들어간 부분(29)에 수지(19)를 몰드 금형 장치를 이용하여 주입한다. 이 금형 장치에 있어서는, 금형과 단자 패드(11)가 되는 귀금속 도면(21)과의 표면과의 사이에 틈이 있는 것과 수지로 단자 패드(11)의 표면이 더러워지는 것이 되기 때문에 그 틈이 충분히 작아지도록(예를 들면, 10마이크로미터 이하) 금형을 귀금속 도금(21)에 강요하면서 수행한다. 이에 따라 각 단자 패드(11)가 수지(19)에 따라 연결된다. 또한 표면측의 제 1 레지스트 막(24)의 박리는 수지(19)를 움푹 들어간 부분(29)에 주입한 뒤에 수행할 수도 있다.
또한 (i)에서 리드프레임 소재(23)의 표면측의 에칭 처리를 수행한다. 이 경우 리드프레임 소재(23)의 표면측의 귀금속 도금(20)이 내 에칭용의 레지스트 막으로서 작용한다. 따라서 각 접합 단자(14)와 각 리드(17)에 접합되는 접합 단자(14a)가 전기적으로 비접한 상태로 분리된다. 또한 분리한 각 접합 단자(14, 14a) 및 리드(17)는 수지(19)로 연결되고, 리드프레임 베이스(12)를 형성하게 된다.
이상의 공정으로 형성되는 리드프레임 베이스(12)의 중앙에 도 1의 (j)에서 보이듯이, 반도체 소자(13)를 탑재하고, 접합 단자(14, 14a)와 반도체 소자(13)의 각 전극 패드(22)를 본딩 와이어(15)로 연결하는 와이어 본딩을 수행한다. 그리고 금형 장치(도면상에 미도시)를 이용하여 이면에 단자 패드(11)를 노출시킨 상태에서, 리드프레임 베이스(12), 반도체 소자(13) 및 본딩 와이어(15)를 패키징(Packing)을 수행한다. 이에 따라 반도체 장치(10)는 완성되는데, 이면측에 노출한 단자 패드(11)의 표면에 또한 귀금속 도금이나 용접에 따라서 패딩해도 좋고, 이면측의 수지(19)를 약품 또는 레이저를 이용하여 일부 제거하고, 단자 패드(11)를 돌출시킨다. 그런 다음 (k)에서와 같이 격자 상에 병렬되는 반도체 자치(10)의 분리를 수행하고, 각각의 반도체 장치(10)를 완성하게 된다.
그래서 기존의 반도체용 패키지 기판, 특히 열 방출 효과와 전기적 특성이 뛰어난 금속 소재 기판의 경우, 다양한 디자인의 다열 I/O 패드(Pad)를 가진 회로 형성 및 칩이 실장되는 다이 패드(die pad) 구현을 위해 감광성 포토레지스트(액상, 필름상)를 이용하여 와이어 본딩 또는 솔더링을 위한 표면 처리 도금(대표적으로 Ni/Au) 후 포토레지스트를 제거하고 에칭을 통해 회로를 구현하게 된다. 이후 조립공정에서 와이어 본딩을 통해 반도체 칩을 실장한 후 에폭시 몰드 컴파운드를 사용하여 몰딩을 진행하고 최종적으로 하부 기판과 접합되는 부위의 금속성 캐리어 재료를 에칭으로 제거하고 하여 완성된다.
이 방법을 통하여 단위 크기에서의 다열 I/O 패드를 구현하고, 우수한 열 방출 및 전기적 특성 구현이 가능하였다.
그러나 이러한 종래기술의 경우, 에칭에 대한 레지스트를 형성한 후 도금을 진행하기 때문에 회로를 구성할 때 에칭 레지스터 금속층의 측면으로 에칭액이 침투하여 언더컷(under cut)이 발생하여 되어 원하는 치수의 회로를 구현하기가 힘들다. 또한 구현된 회로 또한 구조적으로 취약하여 고객사 어셈블리 공정 중에 고압 수세 공정에 의해 박리 또는 탈락이 발생하게 되어 수율이 낮아지는 문제점이 있었다.
도 2는 도 1과 같은 방법으로 반도체 패키지를 제조할 경우 발생하는 대표 불량 예를 보인 도면이다.
여기서 도 2의 (a)에서 참조번호 31은 금속소재이고, 32는 대표적인 에칭 레지스트로써 Ni/Au 층이며, 33은 언더컷으로 취약한 하부구조를 보이고 있다.
또한 도 2의 (b)에서 참조번호 34는 정상 패드이고, 35는 손실 패드이다.
그래서 도 2의 (a)에서의 언더컷(33)의 발생에 의해 (b)에서의 손실 패드(35)와 같은 불량이 발생하여 수율이 낮아지고, 회로의 신뢰성이 떨어지는 문제점이 있었다.
즉, 종래기술은 반도체용 패키지 기판, 특히 열 방출 효과와 전기적 특성이 뛰어난 금속 소재를 사용하는 기판의 경우 다양한 디자인의 다열 I/O Pad를 가진 회로 형성 및 칩이 실장되는 다이 패드(die pad)의 구현을 위해 감광성 포토레지스트를 이용하여 와이어 본딩 또는 솔더링을 위한 표면 처리 도금 후 포토레지스트를 제거하고 에칭을 통해 회로를 구현한다. 이 방법을 통하여 단위 크기에서의 다열 I/O 패드(Pad)에 대한 우수한 열 방출 및 전기적 특성 구현이 가능하였다. 하지만 에칭에 대한 레지스트를 형성한 후 도금을 진행하여 회로를 구성할 때 에칭 레지스트 금속층의 측면으로 에칭액이 침투하여 언더컷(under cut)이 발생하게 되어 원하는 치수의 회로를 구현하기가 힘들다. 그리고 구현된 회로 또한 구조적으로 취약하여 고객사 어셈블리 공정 중에 고압 수세 공정에 의해 박리 또는 탈락이 발생하게 되어 수율이 낮아지는 문제점이 있었다.
이에 본 발명은 상기와 같은 종래의 제반 문제점을 해결하기 위해 제안된 것으로, 본 발명의 목적은 기본적인 회로 및 반도체 칩 능동소자 매립을 위한 에칭 공정 이후에 선택적으로 표면처리 층을 형성하고 산화방지 처리를 함으로써 언더컷 현상 때문에 발생하는 패드부 소실 또는 치수 축소 현상을 효과적으로 방지할 수 있는 능동소자 매립형 리드 프레임 및 반도체 패키지 및 그의 제조방법을 제공하는데 있다.
도 3은 본 발명의 일 실시예에 의한 능동소자 매립형 리드 프레임의 제조방법을 보인 흐름도이고, 도 4는 도 3의 능동소자 매립형 리드 프레임의 제조방법에 의한 제조공정을 보인 개념도이며, 도 5는 도 4에서 (e)에 대한 확대 개념도이다.
이에 도시된 바와 같이, 리드 프레임의 제조방법에 있어서, 금속 소재(41)에 패드부(52)를 형성하는 제 1 단계(ST1 ~ ST3)와; 상기 제 1 단계 후 패턴부(47)의 형성을 위한 감광성 물질을 상기 금속 소재(41)에 도포(45, 46)하고 표면처리를 수행하여 상기 패턴부(47)를 형성하는 제 2 단계(ST4, ST5);를 포함하여 수행하는 것을 특징으로 한다.
상기 제 1 단계는, 상기 금속 소재(41)에 감광제(42)를 도포하고, 마스크(43)를 이용하여 노광 및 현상(44)을 수행하고, 에칭을 수행하여 상기 패드부(52)를 형성하는 것을 특징으로 한다.
상기 제 2 단계는, 상기 패턴부(47)의 형성시 상기 패턴부(47)의 폭이 상기 패드부(52)의 폭 보다 좁게 형성되도록 하는 것을 특징으로 한다.
상기 제 2 단계는, 감광성 물질의 도포 시 지붕형 감광성 물질 도포(45) 또는 보호형 감광성 물질 도포(46)가 수행되도록 하는 것을 특징으로 한다.
상기 제 2 단계는, 표면처리시 표면처리 도금을 수행하며, 상기 도금은 전해질 또는 무전해질의 Ni, Pd, Au, Sn, Ag, Co, Cu 중에서 단일 성분 또는 2원이나 3원의 합금층을 사용하고, 단층 혹은 복층으로 도금을 수행하는 것을 특징으로 한다.
도 6은 도 3의 공정 이후 어셈블리 공정을 수행하여 능동소자 매립형 리드 프레임의 반도체 패키지를 제조하는 방법을 보인 흐름도이고, 도 7은 도 6의 능동소자 매립형 리드 프레임의 반도체 패키지의 제조방법에 의한 제조공정을 보인 개 념도이다.
이에 도시된 바와 같이, 리드 프레임의 반도체 패키지의 제조방법에 있어서, 상기 제 2 단계 후 어셈블리 공정에 의해 반도체 칩(48)의 실장, 와이어 본딩(49), 에폭시 몰딩(50), 백에칭(50)을 수행하는 제 3 단계(ST6 ~ ST9);를 포함하여 수행하는 것을 특징으로 한다.
한편 본 발명의 일 실시예에 의한 능동소자 매립형 리드 프레임은, 리드 프레임에 있어서, 금속 소재(41)에 형성된 패드부(52)와; 상기 패드부(52) 상에 도금으로 형성되며, 상기 패드부(52)의 폭 보다 좁게 형성된 패턴부(47);를 포함하여 구성된 것을 특징으로 한다.
상기 패턴부(47)의 도금은, 전해질 또는 무전해질의 Ni, Pd, Au, Sn, Ag, Co, Cu 중에서 단일 성분 또는 2원이나 3원의 합금층을 사용하고, 단층 혹은 복층의 도금으로 이루어진 것을 특징으로 한다.
한편 본 발명의 일 실시예에 의한 능동소자 매립형 리드 프레임의 반도체 패키지는, 상기 리드 프레임에 실장된 반도체 칩(48)과 와이어 본딩(49)과 에폭시 몰딩(50)을 포함하여 구성된 것을 특징으로 한다.
본 발명에 의한 능동소자 매립형 리드 프레임 및 반도체 패키지 및 그의 제조방법은 기본적인 회로 및 반도체 칩 능동소자 매립을 위한 에칭 공정 이후에 선택적으로 표면처리 층을 형성하고 산화방지 처리를 함으로써 언더컷 현상 때문에 발생하는 패드부 소실 또는 치수 축소 현상을 효과적으로 방지할 수 있는 효과가 있게 된다.
이러한 본 발명은 다음과 같은 장점이 있다.
첫째, 본 발명의 제조 공정을 거친 반도체용 패키지 기판의 경우 능동소자를 매립함으로써 최종 반도체 패키지의 두께와 실장 밀도를 증가 시킬 수 있으며, 열방출 및 전기적 특성이 우수한 기판을 제조할 수 있다.
둘째, 금속 소재 이외에 반도체 기판의 코어 소재가 고분자 및 고분자와 에폭시가 결합된 코어층에 구리 박판이 접합되어 있는 소재인 경우에는 상기의 회로 형성 공정 이후 에칭 및 레이저 가공을 통해 캐비티(cavity) 형태의 홀 및 공간을 가진 구조를 가공할 수 있다.
셋째. 패턴 표면처리 도금으로 형성되는 패드의 형태에 원형을 도입함으로써 제한된 패드사이즈에서 고밀도 회로 구현이 가능한 반도체 패키지 기판을 제조할 수 있다.
넷째, 에칭에 대한 레지스트를 먼저 형성하고 에칭을 하는 기존 공법과는 달리, 본 발명은 에칭에 따른 패드 하부의 언더컷(under cut) 현상을 완전히 제거할 수 있어, 기존 공정에서 발행하는 패드부 소실 및 언더컷(under cut)에 의한 패드부 축소를 효과적으로 방지할 수 있다.
이와 같이 구성된 본 발명에 의한 능동소자 매립형 리드 프레임 및 반도체 패키지 및 그의 제조방법의 바람직한 실시예를 첨부한 도면에 의거하여 상세히 설명하면 다음과 같다. 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서, 이는 사용자, 운용자의 의도 또는 판례 등에 따라 달라질 수 있으며, 이에 따라 각 용어의 의미는 본 명세서 전반에 걸친 내용을 토대로 해석되어야 할 것이다.
먼저 본 발명은 기본적인 회로 및 반도체 칩 능동소자 매립을 위한 에칭 공정 이후에 선택적으로 표면처리 층을 형성하고 산화방지 처리를 함으로써 언더컷 현상 때문에 발생하는 패드부 소실 또는 치수 축소 현상을 효과적으로 방지하고자 한 것이다.
그래서 본 발명은 반도체 기판의 소재(금속, 고분자 및 고분자와 에폭시가 결합된 코어층에 구리 박판이 접합되어 있는 소재)에 감광성 액상/필름형 포토 레지스터를 접합하고, 노광/현상 공정을 통해 다열 I/O pad 및 반도체 칩이 실장 될 다이 패드(Die pad)에 의한 패드부를 형성한 뒤, 선택적인 에칭(half etching)을 진행한 후 포토레지스터를 제거한다. 이 공정을 통해 반도체 칩은 반도체 기판의 상부 또는 내부에 위치 할 수 있는 구조를 형성하게 된다.
반도체 기판의 코어 소재가 에폭시와 유리 섬유가 함침 되거나 폴리이미드 소재에 동박이 접합된 구성인 경우에는 상기의 회로 형성 공정 이후 에칭 및 레이저 가공을 통해 능동소자가 매립될 수 있는 구조를 가진 홀 및 공간을 가공할 수 있으며 기본적으로 하기의 공정을 적용 또는 응용한다.
반도체 칩 및 I/O 패드가 형성된 소재는 감광성 포토레지스트를 이용하여 다시 노광/현상 공정을 반복함으로써 패턴 표면처리 도금을 위한 I/O 패드(pad)와 반도체칩 pad 부분을 형성한다. 이때, 상부 와이어 본딩 및 하부 솔더링을 위한 패드는 일반적인 형태 이외에 특히 다열 및 고밀도(0.4 피치 이하) 구현을 위해 원형을 형태를 가질 수 있다.
표면처리 도금은 전해/무전해 Ni, Pd, Au, Sn, Ag, Co, Cu 도금을 통해 각 원소의 금속층을 구현할 수 있으며, 이의 이원, 삼원 합금도금을 단층 혹은 다층까지 수행할 수 있다.
표면처리 공정에서 도금되지 않는 부분은 원소재의 산화를 막기 위하여 표면처리 도금 및 포토레지스트 박리 공정 이후 산화방지 처리(anti tarnish)를 수행할 수 있다.
고객사의 어셈블리 공정(와이어 본딩 및 에폭시 몰딩)을 통해 반도체 패키지용 기판은 소재의 산화를 촉진시키는 외부의 열이나 습기로부터 반도체 칩이 보호된다.
이때 연결된 I/O 및 반도체 칩 실장 Pad는 고객사의 디자인 및 내부 공정에 따라 하부를 완전히 에칭하는 공정을 사용함으로써 독립적으로 pad 가 형성되는 구조를 가질 수 있으며, 이후 레이저 또는 기계적인 가공을 통해 하부 반도체 기판에 실장할 수 있는 독립적인 패키지로써 존재하게 된다.
이러한 본 발명에 대해 첨부도면을 참조하여 더욱 상세히 설명하면 다음과 같다. 여기서 패드부는 양면을 에칭 가공 할 수도 있고, 단면을 에칭 가공할 수도 있는데, 이하의 실시예는 양면을 에칭 가공한 후에 패턴부를 형성하는 공정을 중심으로 설명한다.
도 3은 본 발명의 일 실시예에 의한 능동소자 매립형 리드 프레임의 제조방법을 보인 흐름도이고, 도 4는 도 3의 능동소자 매립형 리드 프레임의 제조방법에 의한 제조공정을 보인 개념도이다.
그래서 금속 소재(41)에 감광제(42)를 도포하고(도 3의 ST1 및 도 4의 (a) 참조), 마스크(43)를 이용하여 노광 및 현상(44)을 수행하고(도 3의 ST2 및 도 4의 (b) 참조), 에칭을 수행하여 패드부(52)를 형성한다(도 3의 ST3 및 도 4의 (c) 참조).
그리고 패턴부(47)의 형성을 위한 감광성 물질을 금속 소재(41)에 도포(45, 46)하고(도 3의 ST4 및 도 4의 (d) 참조), 표면처리를 수행하여 패턴부(47)를 형성한다(도 3의 ST5 및 도 4의 (e) 참조).
이때 패턴부(47)의 형성시 패턴부(47)의 폭이 패드부(52)의 폭 보다 좁게 형성되도록 한다.
또한 감광성 물질의 도포 시, 도 4의 (d-1)에서와 같이 지붕형 감광성 물질 도포(45)를 수행하거나 또는 도 4의 (d-2)에서와 같이 보호형 감광성 물질 도포(46)를 수행한다.
또한 표면처리시 표면처리 도금을 수행하며, 도금은 전해질 또는 무전해질의 Ni, Pd, Au, Sn, Ag, Co, Cu 중에서 단일 성분 또는 2원이나 3원의 합금층을 사용 하고, 단층 혹은 복층으로 도금을 수행한다.
도 5는 도 4에서 (e)에 대한 확대 개념도이다.
그래서 도 5에서 (a)는 도 4에서 (e)를 그대로 보인 것이다.
또한 도 5에서 (b)와 (c)는 도 5의 (a)에서 "A" 부분의 평면을 보인 것이다. 그래서 "A" 부분의 평면은 도 5의 (b)와 같은 일반형(사각형)으로 구성할 수도 있고, 도 5의 (c)와 같은 고밀도형(원형)으로 구성할 수도 있다.
또한 도 5에서 (d)는 도 5의 (b)와 (c)에 대한 일 구성예를 보인 도면이다.
도 6은 도 3의 공정 이후 어셈블리 공정을 수행하여 능동소자 매립형 리드 프레임의 반도체 패키지를 제조하는 방법을 보인 흐름도이고, 도 7은 도 6의 능동소자 매립형 리드 프레임의 반도체 패키지의 제조방법에 의한 제조공정을 보인 개념도이다.
그래서 어셈블리 공정에 의해 반도체 칩(48)의 실장(도 6의 ST6 및 도 7의 (f) 참조), 와이어 본딩(49)(도 6의 ST7 및 도 7의 (g) 참조), 에폭시 몰딩(50)(도 6의 ST8 및 도 7의 (h) 참조), 백에칭(50)(도 6의 ST9 및 도 7의 (i) 참조)을 수행한다.
여기서 패드부는 양면을 에칭 가공 할 수도 있고, 단면을 에칭 가공할 수도 있는데, 이하의 실시예는 양면을 에칭 가공한 후에 패턴부를 형성하는 공정을 중심으로 설명한다.
이러한 설명은 양면을 에칭 가공한 후에 패턴부를 형성하는 예에 대해서 설명한 것인데, 만약 단면을 에칭 가공할 경우에는 다음과 같이 수행하면 된다. 즉, 상면을 패턴을 이용하여 에칭하고, 상면 및 하면에 지붕형 또는 보호형 감광성 물질을 이용하여 표면처리를 수행함으로써 패턴부를 형성하고(이렇게 되면 상부에는 에칭이 되어 있고 하부에는 에칭이 안된 상태로 존재하게 됨), 에폭시 몰딩 후에 하부 에칭을 수행하면 된다.
한편 본 발명의 일 실시예에 의한 능동소자 매립형 리드 프레임은 금속 소재(41)에 형성된 패드부(52)와 패턴부(47)로 이루어진다.
이때 패턴부(47)는 패드부(52) 상에 도금으로 형성되며, 패드부(52)의 폭 보다 좁게 형성된다. 또한 패턴부(47)의 도금은 전해질 또는 무전해질의 Ni, Pd, Au, Sn, Ag, Co, Cu 중에서 단일 성분 또는 2원이나 3원의 합금층을 사용하고, 단층 혹은 복층의 도금으로 이루어진다.
이러한 리드 프레임에 반도체 칩(48)을 실장하고, 와이어 본딩(49)을 수행하며, 에폭시 몰딩(50)을 수행한 후 백에칭을 수행하게 되면 반도체 패키지를 구성하게 된다.
도 8은 본 발명의 다른 실시예에 의한 능동소자 매립형 리드 프레임의 제조방법을 보인 흐름도이고, 도 9는 도 8의 능동소자 매립형 리드 프레임의 제조방법에 의한 제조공정을 보인 개념도이다.
그래서 금속 기판(41)에 감광제(42)를 도포한다. 이때 금속 기판(41)의 상/하 모두에 감광제(42)를 도포하거나 또는 금속 기판(41)의 상부 또는 하부 중 하나에만 감광제(42)를 도포할 수도 있다(도 8의 ST11 및 도 9의 (a) 참조).
그리고 마스크(43)를 이용하여 노광시킨다(도 8의 ST12 및 도 9의 (b) 참조 ).
또한 이를 현상(44)한다(도 8의 ST13 및 도 9의 (c) 참조).
그리고 1차 에칭을 수행한다. 이때 다이 패드부가 들어가도 되고, 나와 있어도 된다(도 8의 ST14 및 도 9의 (d) 참조).
그런 다음 박리를 수행한다(도 8의 ST15 및 도 9의 (f) 참조).
그리고 2차 감광성 물질(45, 46)을 도포한다(도 8의 ST16 및 도 9의 (f) 참조). 이때 도 9의 (f-1)에서는 지붕형 감광성 물질 도포(45)를 보인 것이고, 도 9의 (f-2)에서는 보호형 감광성 물질 도포(46)를 보인 것이다.
또한 표면 처리에 의해 도금(47)을 수행한다(도 8의 ST17 및 도 9의 (g) 참조). 이때 도 9의 (g-1)에서는 지붕형 감광성 물질 도포(45)에 대한 표면 처리를 수행하는 것이고, 도 9의 (g-2)에서는 보호형 감광성 물질 도포(46)에 대한 표면 처리를 수행하는 것이다.
또한 박리를 수행한다(도 8의 ST18 및 도 9의 (h) 참조). 이때 도 9의 (h-1)에서는 지붕형 감광성 물질 도포(45)의 표면 처리에 대한 박리를 수행하는 것을 보인 것이고, 도 9의 (h-2)에서는 보호형 감광성 물질 도포(46)의 표면 처리에 대한 박리를 수행하는 것을 보인 것이다.
도 10은 도 9에서 (g-1), (g-2), (h-1), (h-2)에서의 B 부분에 대한 확대 개념도이다.
그래서 패턴부인 W1의 폭은 패드부인 W2의 폭 보다 좁게 형성될 수 있음을 알 수 있다.
도 11은 도 8의 공정 이후 어셈블리 공정을 수행하여 능동소자 매립형 리드 프레임의 반도체 패키지를 제조하는 방법을 보인 흐름도이고, 도 12는 도 11의 능동소자 매립형 리드 프레임의 반도체 패키지의 제조방법에 의한 제조공정을 보인 개념도이다.
그래서 어셈블리 공정에 의해 반도체 칩(48)의 실장(도 11의 ST19 및 도 12의 (i) 참조), 와이어 본딩(49)(도 11의 ST20 및 도 12의 (j) 참조), 에폭시 몰딩(50)(도 11의 ST21 및 도 12의 (k) 참조), 백에칭(50)(도 11의 ST22 및 도 12의 (l) 참조)을 수행한다.
이처럼 본 발명은 기본적인 회로 및 반도체 칩 능동소자 매립을 위한 에칭 공정 이후에 선택적으로 표면처리 층을 형성하고 산화방지 처리를 함으로써 언더컷 현상 때문에 발생하는 패드부 소실 또는 치수 축소 현상을 효과적으로 방지하게 되는 것이다.
이상에서 본 발명의 바람직한 실시예에 한정하여 설명하였으나, 본 발명은 이에 한정되지 않고 다양한 변화와 변경 및 균등물을 사용할 수 있다. 따라서 본 발명은 상기 실시예를 적절히 변형하여 응용할 수 있고, 이러한 응용도 하기 특허청구범위에 기재된 기술적 사상을 바탕으로 하는 한 본 발명의 권리범위에 속하게 됨은 당연하다 할 것이다.
도 1은 종래 반도체 패키지의 제조방법에 의해 반도체 패키지를 제조하는 공정을 보인 개념도이다.
도 2는 도 1과 같은 방법으로 반도체 패키지를 제조할 경우 발생하는 대표 불량 예를 보인 도면이다.
도 3은 본 발명의 일 실시예에 의한 능동소자 매립형 리드 프레임의 제조방법을 보인 흐름도이다.
도 4는 도 3의 능동소자 매립형 리드 프레임의 제조방법에 의한 제조공정을 보인 개념도이다.
도 5는 도 4에서 (e)에 대한 확대 개념도이다.
도 6은 도 3의 공정 이후 어셈블리 공정을 수행하여 능동소자 매립형 리드 프레임의 반도체 패키지를 제조하는 방법을 보인 흐름도이다.
도 7은 도 6의 능동소자 매립형 리드 프레임의 반도체 패키지의 제조방법에 의한 제조공정을 보인 개념도이다.
도 8은 본 발명의 다른 실시예에 의한 능동소자 매립형 리드 프레임의 제조방법을 보인 흐름도이다.
도 9는 도 8의 능동소자 매립형 리드 프레임의 제조방법에 의한 제조공정을 보인 개념도이다.
도 10은 도 9에서 (g-1), (g-2), (h-1), (h-2)에서의 B 부분에 대한 확대 개념도이다.
도 11은 도 8의 공정 이후 어셈블리 공정을 수행하여 능동소자 매립형 리드 프레임의 반도체 패키지를 제조하는 방법을 보인 흐름도이다.
도 12는 도 11의 능동소자 매립형 리드 프레임의 반도체 패키지의 제조방법에 의한 제조공정을 보인 개념도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
41 : 금속 소재
42 : 감광제
43 : 마스크
44 : 현상
45 : 지붕형 감광성 물질 도포
46 : 보호형 감광성 물질 도포
47 : 패턴부
48 : 반도체 칩
49 : 와이어 본딩
50 : 에폭시 몰딩
52 : 패드부

Claims (9)

  1. 리드 프레임의 제조방법에 있어서,
    금속 소재에 패드부를 형성하는 제 1 단계와;
    상기 제 1 단계 후 패턴부의 형성을 위한 감광성 물질을 상기 금속 소재에 도포하고 표면처리를 수행하여 상기 패턴부를 형성하는 제 2 단계;
    를 포함하여 수행하는 것을 특징으로 하는 능동소자 매립형 리드 프레임의 제조방법.
  2. 청구항 1에 있어서,
    상기 제 1 단계는,
    상기 금속 소재에 감광제를 도포하고, 마스크를 이용하여 노광 및 현상을 수행하고, 에칭을 수행하여 상기 패드부를 형성하는 것을 특징으로 하는 능동소자 매립형 리드 프레임의 제조방법.
  3. 청구항 1에 있어서,
    상기 제 2 단계는,
    상기 패턴부의 형성시 상기 패턴부의 폭이 상기 패드부의 폭 보다 좁게 형성 되도록 하는 것을 특징으로 하는 능동소자 매립형 리드 프레임의 제조방법.
  4. 청구항 1에 있어서,
    상기 제 2 단계는,
    감광성 물질의 도포 시 지붕형 감광성 물질 도포 또는 보호형 감광성 물질 도포가 수행되도록 하는 것을 특징으로 하는 능동소자 매립형 리드 프레임의 제조방법.
  5. 청구항 1에 있어서,
    상기 제 2 단계는,
    표면처리시 표면처리 도금을 수행하며, 상기 도금은 전해질 또는 무전해질의 Ni, Pd, Au, Sn, Ag, Co, Cu 중에서 단일 성분 또는 2원이나 3원의 합금층을 사용하고, 단층 혹은 복층으로 도금을 수행하는 것을 특징으로 하는 능동소자 매립형 리드 프레임의 제조방법.
  6. 청구항 1 내지 청구항 5 중 어느 하나의 항을 이용한 리드 프레임의 반도체 패키지의 제조방법에 있어서,
    상기 제 2 단계 후 어셈블리 공정에 의해 반도체 칩의 실장, 와이어 본딩, 에폭시 몰딩, 백에칭을 수행하는 제 3 단계;
    를 포함하여 수행하는 것을 특징으로 하는 능동소자 매립형 리드 프레임의 반도체 패키지의 제조방법.
  7. 리드 프레임에 있어서,
    금속 소재에 형성된 패드부와;
    상기 패드부 상에 도금으로 형성되며, 상기 패드부의 폭 보다 좁게 형성된 패턴부;
    를 포함하여 구성된 것을 특징으로 하는 능동소자 매립형 리드 프레임.
  8. 청구항 7에 있어서,
    상기 패턴부의 도금은,
    전해질 또는 무전해질의 Ni, Pd, Au, Sn, Ag, Co, Cu 중에서 단일 성분 또는 2원이나 3원의 합금층을 사용하고, 단층 혹은 복층의 도금으로 이루어진 것을 특징으로 하는 능동소자 매립형 리드 프레임.
  9. 청구항 7 또는 청구항 8을 이용한 능동소자 매립형 리드 프레임의 반도체 패키지에 있어서,
    상기 반도체 패키지는,
    상기 리드 프레임에 실장된 반도체 칩과 와이어 본딩과 에폭시 몰딩을 포함하여 구성된 것을 특징으로 하는 능동소자 매립형 리드 프레임의 반도체 패키지.
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