KR20090070754A - 코어리스 패키지 기판의 솔더 형성 방법 - Google Patents

Abstract

본 발명은 반도체 패키지 기판에 솔더를 형성하는 방법을 제공한다. 본 발명은 동박 피복된 레이어(CCL)의 표면 전체에 대해 동도금을 수행하여 CCL의 절연층 측면에 대해서도 동박을 피복하여 캐리어를 제작하고, 캐리어 표면 위에 형성한 드라이 필름을 패턴 형성함으로써 선택적으로 동박을 노출하고 솔더 도금을 수행함으로써 솔더를 형성한다. 이어서, 드라이 필름을 박리 제거한 CCL에 절연층과 동박을 정렬하고 적층한 후, 솔더 위에 적층된 절연층을 선택적으로 개구하고 동도금을 진행하여 상기 솔더와 전기적으로 접속된 동박 회로를 외층 표면에 형성하고, 필요 시에 외층 회로를 적층하고 동박 회로를 형성한다. 그리고 나면, 상층 및 하층 표면에 보호층을 도포하고 알칼리 에칭을 진행함으로써 CCL 층의 측면에 도포된 동박을 제거함으로써 기판의 측면을 가압하여 CCL을 필오프 벗겨 냄으로써, CCL 상하에 적층된 두 개의 기판을 CCL로부터 분리할 수 있도록 한다. 최종적으로, IR 리플로우하여 솔더를 완성한다.

패키지 기판, 플립 칩, 기판, 솔더, SIP, SOP.

Description

코어리스 패키지 기판의 솔더 형성 방법{METHOD OF FABRICATING SOLDER FOR CORELESS PACKAGE SUBSTRATE}

본 발명은 반도체 칩을 기판에 솔더를 이용해서 직접 실장하는 플립 칩(flip chip) 기술에 관한 것으로, 특히 초박형 패키지 기판 실현을 위하여 코어 기판(core substrate)을 제거하는 코어리스(coreless) 패키지 기판의 솔더를 형성하는 방법에 관한 것이다. 더욱 상세하게는, 본 발명은 150 ㎛ 피치 급 이하의 코어리스 패키지 기판의 솔더 온 패드(SoP; Solder on Pad; 이하 "솔더 온 패드"라 칭하기로 한다)를 제작하는 방법에 관한 것이다.

전자 제품을 구성하는 인쇄회로 기판의 크기가 소형화 되어감에 따라, 반도체 칩을 웨이퍼 레벨 또는 칩 레벨에서 패키지 기판에 직접 실장하는 기술이 당업계에서 사용되고 있다. 반도체 칩("반도체 다이"라고 칭하기도 함)을 패키지 기판에 탑재하기 위해서는, 반도체 다이의 리드를 솔더를 통해 직접 플립 칩 방식으로 기판의 패드에 접속하게 된다. 반도체 패키지 기판의 크기를 더욱 작고 소형화하기 위해서는 반도체 다이의 리드선 간격이 더욱 좁아지게 되며, 미세화된 반도체 칩의 리드선을 플립 칩하기 위해서는 솔더 온 패드(SoP) 사이의 피치 간격도 점점 좁아져야 한다.

도1a 내지 도1g는 종래 기술에 따라 기판에 솔더를 형성하는 과정을 나타낸 도면이다. 도1a를 참조하면, 절연층 수지와 동박 회로를 다층 적층하여 형성한 기판(100)이 도시되어 있으며, 관통홀(10) 및 비아홀(20)이 도시되어 있다. 이어서, 기판의 일 표면에 메탈 스퍼터링(도1b)을 진행하여 스퍼터 메탈층(25)을 형성하고, 드라이 필름(30)을 도포하고 노광 현상 공정을 진행하여 드라이 필름을 패턴 형성한다(도1c). 이어서, 도금 공정을 진행하여 범프 솔더 도금(40)을 노출된 동박 위에 형성한다(도1d).

그리고 나면, 드라이 필름(30)을 박리하고(도1e) 스퍼터 메탈층(25)을 제거한다(도1g). 그리고 나면, 범프 도금 위에 리플로우 프로세스를 통해 도1h에서와 같이 솔더(40')를 동그랗게 볼 형태로 가공한다.

그런데, 도1a 내지 도1g에 도시한 종래 기술의 경우, 도전층 형성을 위해서 고비용의 메탈 스퍼터링 프로세스(도1b)가 필요한 단점이 있고, 솔더(110)와 솔더(110) 사이에 댐이 없으므로 플립칩 접합 시에 솔더 온 패드가 서로 전기적으로 단락될 위험이 상존하고 있으며, 도1f의 솔더 도금 과정에서 도금의 편차 관리가 용이하지 않은 기술적 한계가 있다. 또한, 종래 기술은 솔더 리플로우(reflow) 과정에서 편차 관리를 하는데 어려움이 있다. 또한, 종래 기술의 경우 미세 피치의 경우에는 마스크와 드라이 필름의 분해능 한계로 인하여 솔더 페이스트 인쇄 방식이 불가능하다.

따라서, 본 발명의 제1 목적은 메탈 스퍼터링 공정과 같은 고가의 도전층 형성 공정을 필요로 하지 않는 초박형 패키지 기판을 제작하는 공법을 제공하는 데 있다.

본 발명의 제2 목적은 상기 제1 목적에 부가하여, 솔더 도금의 공차를 거의 제로화 할 수 있으며 드라이 필름이 박리가 되지 않는 문제를 원천 차단하는 새로운 공법의 초박형 패키지 기판을 제공하는 데 있다.

본 발명의 제3 목적은 상기 제1 및 제2 목적에 부가하여, 솔더 온 패드(SoP) 사이의 전기적 단락의 발생을 최소화하면서 피치 간격을 미세화할 수 있는 초박형 패키지 기판 제조 공법을 제공하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명은 반도체 패키지 기판에 솔더를 형성하는 방법에 있어서, (a) 동박 피복된 레이어(CCL)의 표면 전체에 대해 동도금을 수행하여 CCL의 절연층 측면에 대해서도 동박을 피복하는 단계; (b) 상기 CCL의 표면 위에 형성한 드라이 필름을 패턴 형성함으로써 선택적으로 동박을 노출하고 솔더 도금을 수행함으로써 솔더를 형성하는 단계; (c) 드라이 필름을 박리 제거한 CCL에 절연층("제1 절연층"이라 칭함)과 동박을 정렬하고 적층하는 단계; (d) 상기 솔더 적층된 제1 절연층을 선택적으로 개구하고 동도금을 진행하여 상기 솔더와 전기적으로 접속된 동박 회로를 외층 표면에 형성하고, 필요 시에 외층 회로를 적층하고 동박 회로를 형성하는 단계; (e) 상층 및 하층 표면에 보호층을 도포하고 알 칼리 에칭을 진행함으로써 CCL 층의 측면에 도포된 동박을 제거하는 단계; (f) 상기 기판의 측면을 가압하여 CCL을 필오프 벗겨 냄으로써, CCL 상하에 적층된 두 개의 기판을 CCL로부터 분리하는 단계; 및 (g) 상기 분리된 기판의 노출된 솔더를 IR 리플로우하여 솔더를 완성하는 단계를 포함하는 방법을 제공한다.

본 발명은 고가의 메탈 스퍼터링 공정, 전해 도금 처리를 위한 고가의 급전 공정 및 패드 처리를 사용하지 않으므로 저렴한 생산 단가로 고신뢰성의 솔더를 형성할 수 있다.

이하에서는, 첨부 도면 도2a 내지 도2k를 참조하여 본 발명에 따른 코어리스 패키지 기판의 제조 방법을 상세히 설명한다.

도2a 내지 도2k는 본 발명의 양호한 실시예에 따른 코어리스 패키지 기판 제조 공법을 나타낸 도면이다.

도2a를 참조하면, 동박(501)이 절연층(502)의 상하 양쪽 표면에 피복된 레이어(copper cladded layer; 통상 당업계에서는 "CCL"이라 칭하고 있다; 500)에서 시작된다. 캐리어 역할로서 CCL(500)에 대해 전기 동도금을 진행하여 CCL의 상부면과 하부면은 물론 측면 절연층 위에도 전기 동도금 층(504)을 형성한다(도2b).

이어서, 드라이 필름(D/F; 30)을 도포하고 현상, 식각 공정을 진행하여 도2c와 같이 선택적으로 동도금 층(504)을 노출하도록 드라이 필름에 패턴을 형성한다. 이어서, 솔더(506)를 도금 공정을 통해 형성한다. 본 발명의 양호한 실시예로서, 솔더(506)는 주석, 은 또는 이들의 합금을 통해 형성할 수 있으며, 드라이 필름(30)은 제거 된다(도2e).

이어서, 절연층(510)과 동박(511)으로 구성된 외층(520)을 적층하고 솔더(506) 위에 절연층(510)을 개구하고 동도금을 진행한 후 패턴을 형성 식각함으로써 동박 회로(525)를 형성한다(도2g). 한편, 추가로 외층 기판(535)를 적층하고 동박 회로를 패턴 형성함으로써 다층 기판을 형성하고(도2h), 표면을 드라이 필름(545)으로 보호한다.

그리고 나면, 알칼리 에칭 용액에 기판을 담구어서 기판의 측면에 붙어 있는 노출된 동도금 층을 식각 제거한다(도2i). 이어서, 코어 CCL 층을 옆으로 측면으로 약간의 힘을 주면 CCL 층을 분리층으로 해서 두 개의 기판으로 필 오프(peel off) 된다(도2j). 즉, CCL 층(500)은 도2a 내지 도2i까지의 공정을 진행하는 동안 캐리어로서의 역할을 할 뿐이며 최종적으로 도2j 단계에서 필 오프 되면서 솔더가 형성된 두 개의 기판을 생산하게 된다.

본 발명의 양호한 실시예로서 도2f의 단계에서 절연층(510)은 열가소성 수지를 사용할 수 있다. 여기서, 열가소성(thermoplastic) 수지층의 양호한 실시예로서 PEEK(polyetheretherketone) 시스템을 사용할 수 있으며, 미쓰비시 플라스틱 산업 주식회사 또는 히타치 화성 주식회사의 이부끼(Ibuki) 자재를 사용할 수 있다. 이부끼 자재는 약 350℃ 부근에서 용융되며 솔더에 대하여 저항성(resistance)을 가지고 있다.

본 발명의 양호한 실시예에 따라, 도2f의 단계에서 절연층(510) 자재로 열가 소성 수지를 사용하게 되면, 최총적으로 도2j의 솔더(506)은 열가소성 수지를 자재로 하는 절연층(510)에 의해 둘러싸이게 되므로 후속 플립칩 공정 단계에서 솔더와 솔더 사이에 열가소성 수지가 댐 열할을 하게 되어 솔더 사이의 전기적 단락을 미연에 방지할 수 있다. 더욱이, 본 발명의 양호한 실시예에 따라, 도2f의 단계에서 절연층(510) 자재로 열가소성 수지를 사용하게 되면, 반도체 칩의 스터드 범프와 솔더 범프를 서로 정렬하여 가열 가압함으로써 플립 칩 접합이 이루어질 때에, 패드 사이에는 열가소성 수지층이 열에 의해 용융되어 밀봉 봉지하게 되므로 추가로 언더 필 잉크 공정을 수행하지 않아도 밀봉 봉지되는 효과가 있다.

이어서, 도2k를 참조하면, IR 리플로우 공정을 진행하여 솔더의 표면을 동그랗게 가공하여 솔더(506')을 완성한다.

전술한 내용은 후술할 발명의 특허 청구 범위를 더욱 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 다소 폭넓게 개선하였다. 본 발명의 특허 청구 범위를 구성하는 부가적인 특징과 장점들이 이하에서 상술될 것이다. 개시된 본 발명의 개념과 특정 실시예는 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기본으로서 즉시 사용될 수 있음이 당해 기술 분야의 숙련된 사람들에 의해 인식되어야 한다.

또한, 본 발명에서 개시된 발명 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용될 수 있을 것이다. 또한, 당해 기술 분야의 숙련된 사람에 의한 그와 같은 수정 또는 변경된 등가 구조는 특허 청구 범위에서 기술한 발 명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 진화, 치환 및 변경이 가능하다.

이상과 같이, 본 발명은 종래 기술과 달리 메탈 스퍼터링 공정을 생략할 수 있도록 하므로, 피치 간격도 미세화할 수 있는 저비용 고신뢰성의 플립칩을 위한 솔더를 형성할 수 있다.

도1a 내지 도1g는 종래 기술에 따라 기판에 솔더를 형성하는 과정을 나타낸 도면.

도2a 내지 도2k는 본 발명의 양호한 실시예에 따른 코어리스 패키지 기판 제조 공법을 나타낸 도면.

<도면의 주요 부분에 대한 부호의 설명>

10: 관통홀

20: 비아홀

25: 스퍼터 메탈층

30, 545: 드라이 필름

40: 솔더 도금

110, 506: 솔더

500: CCL(copper cladded layer)

501: 동박

502: 절연층

510: 절연층

511: 동박

525: 동박 회로

Claims (2)

1. 반도체 패키지 기판에 솔더를 형성하는 방법에 있어서,

   (a) 동박 피복된 레이어(CCL)의 표면 전체에 대해 동도금을 수행하여 CCL의 절연층 측면에 대해서도 동박을 피복하는 단계;

   (b) 상기 CCL의 표면 위에 형성한 드라이 필름을 패턴 형성함으로써 선택적으로 동박을 노출하고 솔더 도금을 수행함으로써 솔더를 형성하는 단계;

   (c) 드라이 필름을 박리 제거한 CCL에 절연층("제1 절연층"이라 칭함)과 동박을 정렬하고 적층하는 단계;

   (d) 상기 솔더 적층된 제1 절연층을 선택적으로 개구하고 동도금을 진행하여 상기 솔더와 전기적으로 접속된 동박 회로를 외층 표면에 형성하고, 필요 시에 외층 회로를 적층하고 동박 회로를 형성하는 단계;

   (e) 상층 및 하층 표면에 보호층을 도포하고 알칼리 에칭을 진행함으로써 CCL 층의 측면에 도포된 동박을 제거하는 단계;

   (f) 상기 기판의 측면을 가압하여 CCL을 필오프 벗겨 냄으로써, CCL 상하에 적층된 두 개의 기판을 CCL로부터 분리하는 단계; 및

   (g) 상기 분리된 기판의 노출된 솔더를 IR 리플로우하여 솔더를 완성하는 단계

   를 포함하는 방법.
2. 제1항에 있어서, 상기 제1 절연층은 열가소성 수지인 것을 특징으로 하는 솔더 형성 방법.

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