KR100614437B1 - 세미어디티브 공정에 의한 무도금 패턴을 갖는 반도체패키지용 인쇄회로기판의 제조방법 - Google Patents

세미어디티브 공정에 의한 무도금 패턴을 갖는 반도체패키지용 인쇄회로기판의 제조방법 Download PDF

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Abstract

동이 양면으로 부착된 기판을 에칭하여 최소 두께의 동박이 되도록 깎아내는 제1에칭단계, 상기 기판 양면의 동박에 드라이필름을 압착하여 본딩핑거 및 솔더볼랜드, 회로패턴이 형성될 부분의 동박을 외부로 노출시키는 제1이미징단계, 상기 외부로 노출된 동박에 전기도금을 수행하여 동도금층을 형성시키는 동도금단계, 상기 동 도금된 기판의 양면에 감광성물질을 도포한 뒤, 니켈/금도금될 부분의 동도금층을 외부로 노출시키는 제2이미징단계, 상기 외부로 노출된 동도금층에 전기도금을 수행하여 니켈/금도금층을 형성하는 니켈/금도금단계, 상기 감광성물질을 제거하는 제2스트립단계, 상기 제1이미징단계의 드라이필름을 제거하는 제3스트립단계, 상기 니켈/금도금 및 동도금 되지 않은 부분의 동박을 마이크로 에칭에 의해 제거하는 제2에칭단계, 상기 본딩핑거와 솔더볼랜드를 제외한 영역에 솔더레지스트를 도포하여 회로패턴을 외부로부터 절연시키는 솔더레지스트 도포단계, 상기 기판의 외형 및 슬롯을 가공 형성하는 라우팅 단계를 포함하여 구성되는 세미어디티브 공정에 의한 무도금 패턴을 갖는 반도체 패키지용 인쇄회로기판의 제조방법을 제공한다.
드라이필름, 본딩핑거, 니켈/금 도금층, 회로패턴, 동도금

Description

세미어디티브 공정에 의한 무도금 패턴을 갖는 반도체 패키지용 인쇄회로기판의 제조방법{The fabrication method of printed circuit board for BOC semiconductor package substrate having non-plate pattern to semi-additive process}
도 1은 종래의 반도체 패키지용 인쇄회로기판의 제조과정을 나타내는 흐름도.
도 2a 내지 도 2f는 종래의 반도체 패키지용 인쇄회로기판의 제조과정을 나타내는 단면도.
도 3은 종래의 반도체 패키지용 인쇄회로기판의 제조과정에 의해 회로 패턴이 형성된 상태를 나타내는 인쇄회로기판의 평면도.
도 4는 본 발명에 의한 반도체 패키지용 인쇄회로기판의 제조과정을 나타내는 흐름도.
도 5a 내지 도 5h는 본 발명에 의한 반도체 패키지용 인쇄회로기판의 제조과정을 나타내는 단면도.
<도면의 주요부분에 대한 부호의 설명>
11, 21 : 기판 12, 22 : 동
13, 24 : 드라이필름 14, 30 : 회로패턴
15 : 솔더마스크 16, 28 : 본딩핑거
17, 29 : 솔더볼랜드 18, 27 : 니켈/금도금층
19 : 도금용 리드선 23 : 동박
25 : 동도금층 26 : 감광성물질
본 발명은 반도체 패키지용 인쇄회로기판의 제조방법에 관한 것으로서, 특히, 에칭에 의해 기판 양면에 덮혀진 동을 최소두께의 동박이 되도록 깎아내고, 제1이미징 및 동도금에 의해 본딩핑거, 솔더볼랜드 및 회로패턴을 형성하고 제2이미징 및 니켈/금도금에 의해 원하는 부위를 니켈/금도금한 후, 에칭에 의해 동도금 및 니켈/금도금되지 않은 부분의 동박을 제거하여, 전기적인 방법으로 본딩핑거의 니켈/금 도금을 위한 도금용 리드선을 별도로 형성하지 않고도 필요한 패턴만을 형성하도록 함으로써, 회로패턴의 디자인에 관계없이 전기 니켈/금 도금을 할 수 있고, 도금선 으로 인한 전기적 노이즈를 감소시킬 수 있는 무도금 패턴을 갖는 반도 체 패키지용 인쇄회로기판의 제조방법에 관한 것이다.
일반적으로 반도체 패키지는 회로패턴이 형성된 인쇄회로기판상의 반도체 칩 접착부(1)에 반도체 칩을 부착시키고, 반도체 칩상의 입출력 패드인 본딩패드와 인쇄회로기판상에 형성된 본딩핑거를 도전성 와이어로 연결하고, 상기 인쇄회로기판상의 반도체 칩, 도전성 와이어, 회로패턴 등을 외부의 환경으로부터 보호하기 위해 상부면을 몰딩수지로 몰딩하여 형성한다. 여기에서, 상기 반도체 칩의 본딩패드와 와이어로 연결되는 인쇄회로기판상의 본딩핑거는 그 전기적 신뢰성을 높이기 위해 니켈/금 도금 처리를 하고 있다. 이러한 본딩핑거의 니켈/금 도금 및 회로패턴을 형성하는 종래의 인쇄회로기판 제조방법이 도 1 및 도 2a 내지 도 2f에 도시되어 있다.
도면을 참고하면, 먼저 이미징 단계에서 도 2a에 도시된 것과 같이 양면에 동(12)이 입혀진 기판(11) 양면상에 드라이필름(13)을 도포하고, 본딩핑거, 회로패턴 및 도금용 리드선 부분을 노광 및 현상하여, 도 2b와 같이 본딩핑거(16), 회로패턴(14) 및 도금용 리드선(19)이 형성될 부분을 제외한 부분의 동(12)을 외부로 노출시킨다.
그 후, 에칭단계에서는 도 2c와 같이 상기 외부로 노출된 동(12)을 제거하고, 스트립 단계에서는 도 2d와 같이 상기 본딩핑거(16), 회로패턴(14) 및 도금용 리드선(19)을 덮고 있는 드라이필름(13)을 제거하여 원하는 패턴을 얻는다.
또, 솔더 마스킹 단계에서는 도 2e에서와 같이 니켈/금 도금을 위한 본딩핑거 부분을 제외한 회로패턴(14) 상부에 얇은 플라스틱의 막을 덮어씌워 절연시킨 다.
다음으로, 니켈/금 도금단계에서는 도 2f와 같이 솔더마스크(15)가 덮혀지지 않은 본딩핑거(16) 및 솔더볼랜드(17)상에 전기 도금을 수행하여 니켈/금도금층(18)을 형성시킨다.
상기와 같이 종래에는 인쇄회로기판상에 회로패턴과 본딩핑거를 단일 이미징 공정에 의해 함께 형성시키고, 전기적인 방법으로 본딩핑거상에 니켈/금 도금을 하기 위한 도금용 리드선을 별도로 형성하였다.
도 3은 종래의 반도체 패키지용 인쇄회로기판의 제조과정에 의해 회로 패턴이 형성된 상태를 나타내는 인쇄회로기판의 평면도이다.
도면에서 알 수 있는 것과 같이, 종래의 제조과정에서는 회로패턴(14), 본딩핑거(16) 및 도금용 리드선(19)을 단일 이미징으로 함께 형성시킨 후, 본딩핑거를 니켈/금 도금 처리하기 때문에, 비아홀(20) 등에 의해 하부 패턴과 연결되어 중간에 회로패턴과 연결이 끊기는 본딩핑거(16)인 경우 전기도금을 위한 별도의 도금용 리드선(19)을 형성시켜야 한다. 상기 도금용 리드선(19)은 최종제품에도 여전히 남아 있어서 고주파신호의 전송 시 노이즈를 발생시키게 되는 문제점이 있었다.
상기의 문제점을 해결하기 위해 안출된 본 발명은 공정 시작단계에서 에칭으로 기판 양면에 덮여진 동을 최소두께의 동박이 되도록 깎아내고, 제1이미징 및 동도금으로 본딩핑거, 솔더볼랜드 및 회로패턴을 형성하고, 제2이미징 및 니켈/금도 금에 의해 원하는 부위를 전기적으로 니켈/금도금한 후, 마이크로 에칭으로 동도금 및 니켈/금도금되지 않은 부분의 동박을 제거하여 최종제품에서도 도금용 패턴을 완전히 없앤 세미어디티브 공정에 의한 무도금 패턴을 갖는 반도체 패키지용 인쇄회로기판의 제조방법을 제공하는데 목적이 있다.
또한, 별도의 전기도금용 리드패턴을 형성하지 않고 필요한 패턴만을 형성하여, 회로패턴의 디자인에 관계없이 전기 니켈/금 도금을 할 수 있는 세미어디티브 공정에 의한 무도금 패턴을 갖는 반도체 패키지용 인쇄회로기판의 제조방법을 제공하는데 또 다른 목적이 있다.
상기의 목적으로 구성되는 본 발명은 반도체 패키지용 인쇄회로기판의 제조방법에 있어서, 동(22)이 양면으로 부착된 기판(21)을 에칭하여 최소 두께의 동박(23)이 되도록 깎아내는 제1에칭단계(S401), 상기 기판(21) 양면의 동박(23)에 드라이필름(24)을 압착하여 본딩핑거(28) 및 솔더볼랜드(29), 회로패턴(30)이 형성될 부분의 동박(23)을 외부로 노출시키는 제1이미징단계(S402), 상기 외부로 노출된 동박(23)에 전기도금을 수행하여 동도금층(25)을 형성시키는 동도금단계(S403), 상기 동도금된 기판(21)의 양면에 감광성물질(26)을 도포한 뒤, 니켈/금도금될 부분의 동도금층(25)을 외부로 노출시키는 제2이미징단계(S404), 상기 외부로 노출된 동도금층(25)에 전기도금을 수행하여 니켈/금도금층(27)을 형성하는 니켈/금도금단계(S405), 상기 감광성물질(26)을 제거하는 제2스트립단계(S406), 상기 제1이미징 단계(S402)의 드라이필름(24)을 제거하는 제3스트립단계(S407), 상기 니켈/금도금 및 동도금 되지 않은 부분의 동박(23)을 마이크로 에칭에 의해 제거하는 제2에칭단계(S408), 상기 본딩핑거(28)와 솔더볼랜드(29)를 제외한 영역에 솔더레지스트를 도포하여 회로패턴(30)을 외부로부터 절연시키는 솔더레지스트 도포단계(S409), 상기 기판(21)의 외형 및 슬롯을 가공 형성하는 라우팅 단계를 포함하여 구성되는 세미어디티브 공정에 의한 무도금 패턴을 갖는 반도체 패키지용 인쇄회로기판의 제조방법을 제공한다.
이하, 본 발명에 의한 세미어디티브 공정에 의한 무도금 패턴을 갖는 반도체 패키지용 인쇄회로기판의 제조방법을 첨부된 도면을 참조하여 좀더 상세히 설명하면 다음과 같다.
도 4는 본 발명에 의한 반도체 패키지용 인쇄회로기판의 제조과정을 나타내는 흐름도이고, 도 5a 내지 도 5h는 본 발명에 의한 반도체 패키지용 인쇄회로기판의 제조과정을 나타내는 단면도이다.
본 발명에 의한 세미어디티브 공정에 의한 무도금 패턴을 갖는 반도체 패키지용 인쇄회로기판의 제조방법은 제1에칭단계(S401), 제1이미징단계(S402), 동도금단계(S403), 제2이미징단계(S404), 니켈/금도금단계(S405), 제2스트립단계(S406), 제3스트립단계(S407), 제2에칭단계(S408), 솔더레지스트 도포단계(S409), 라우팅단계(S410)로 구성되는데,
상기 제1에칭단계(S401)에서는 도 5a와 같이 동(22)이 양면으로 부착된 기판(21)을 에칭하여 최소두께(예를 들면, 2㎛ 미만)의 동박(23)이 되도록 깎아낸다.
상기 제1이미징단계(S402)에서는 도 5b 및 도 5c와 같이, 상기 기판(21) 양면의 동박(23)에 드라이필름(24)을 도포하고, 노광 및 현상하여 본딩핑거(28), 솔더볼랜드(29) 및 회로패턴(30)이 형성될 부분의 동박(23)을 외부로 노출시키고, 상기 동도금단계(S403)에서는 도 5d와 같이 상기 외부로 노출된 본딩핑거(28), 솔더볼랜드(29) 및 회로패턴(30)이 형성될 부분의 동박(23)에 전기도금을 수행하여 동도금층(25)을 형성한다.
상기 제2이미징단계(S404)에서는 도 5e와 같이 동도금 된 기판(21)의 양면에 감광성물질(26)을 도포하고, 노광 및 현상하여 니켈/금도금될 부분의 동도금층(25)을 외부로 노출시키고, 상기 니켈/금도금단계(S405)에서는 도 5f와 같이 상기 외부로 노출된 동도금층(25)에 전기도금을 수행하여 니켈/금도금층(27)을 형성한다.
상기 제2스트립단계(S406)에서는 도 5g와 같이 상기 감광성물질(26)을 제거하며, 상기 제3스트립단계(S407)에서는 제1이미징에서 사용한 드라이필름(24)을 제거하고, 상기 제2에칭단계(S408)에서는 상기 니켈/금도금 및 동도금이 되지 않은 부분의 동박(23)을 마이크로 에칭에 의해 제거하는 공정으로 도 5h와 같이 기판(21)의 양면 각각에는 니켈/금도금된 본딩핑거(28) 및 솔더볼랜드(29)와 동도금된 회로패턴(30)이 형성된다. 여기에서, 니켈/금도금은 본딩핑거(28) 및 솔더볼랜드(29) 이외에 원하는 부분인 그라운드 및 파워라인에 수행할 수 있다.
또한 솔더레지스트 도포단계(S409)에서는 솔더 레지스트를 도포하여 본딩핑거(28) 및 솔더볼랜드(29)를 제외한 모든 영역의 회로를 외부로부터 절연시키고, 기판(21)의 외형 및 슬롯을 가공 형성한다(S410).
상기와 같이, 본 발명은 원하는 부분만을 전기적인 방법으로 니켈/금도금한 후, 니켈/금도금 및 동도금되지 않은 부분의 동박을 마이크로 에칭으로 제거하여 본딩핑거의 니켈/금 도금을 위한 리드패턴을 별도로 형성시킬 필요가 없다.
이상은 본 발명의 실시 예를 설명한 것이지만 본 발명은 상기의 실시 예에 한정되지 않으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재된 청구범위의 범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
상기와 같이 구성되는 본 발명은 공정 초기의 에칭에 의해 기판 양면에 덮혀진 동을 최소두께로 깎아내고, 어디티브 공법으로 동도금하여 회로패턴을 형성하고, 원하는 부위를 니켈/금도금한 후, 마이크로 에칭 공정으로 니켈/금도금되지 않은 부분의 동박을 제거하여, 전기도금을 위한 도금용 리드선을 별도로 형성하지 않고 필요한 패턴만을 형성하도록 함으로써, 시그널 전송 시 노이즈를 감소시킬 수 있는 효과가 있다.

Claims (4)

  1. 반도체 패키지용 인쇄회로기판의 제조방법에 있어서,
    동이 양면으로 부착된 기판을 에칭하여 최소 두께의 동박이 되도록 깎아내는 제1에칭단계;
    상기 기판 양면의 동박에 드라이필름을 압착하여 본딩핑거 및 솔더볼랜드, 회로패턴이 형성될 부분의 동박을 외부로 노출시키는 제1이미징단계;
    상기 외부로 노출된 동박에 전기도금을 수행하여 동도금층을 형성시키는 동도금단계;
    상기 동 도금된 기판의 양면에 감광성물질을 도포한 뒤, 니켈/금도금될 부분의 동도금층을 외부로 노출시키는 제2이미징단계;
    상기 외부로 노출된 동도금층에 전기도금을 수행하여 니켈/금도금층을 형성하는 니켈/금도금단계;
    상기 감광성물질을 제거하는 제2스트립단계;
    상기 제1이미징단계의 드라이필름을 제거하는 제3스트립단계;
    상기 니켈/금도금 및 동도금 되지 않은 부분의 동박을 마이크로 에칭에 의해 제거하는 제2에칭단계;
    상기 본딩핑거와 솔더볼랜드를 제외한 영역에 솔더레지스트를 도포하여 회로패턴을 외부로부터 절연시키는 솔더레지스트 도포단계;
    상기 기판의 외형 및 슬롯을 가공 형성하는 라우팅 단계; 를 포함하여 구성 되는 세미어디티브 공정에 의한 무도금 패턴을 갖는 반도체 패키지용 인쇄회로기판의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1에칭단계의 동박의 최소 두께는 2㎛미만인 것을 특징으로 하는 세미어디티브 공정에 의한 무도금 패턴을 갖는 반도체 패키지용 인쇄회로기판의 제조방법.
  3. 제 1 항에 있어서.
    상기 제1이미징, 제2이미징단계의 외부 노출은 노광 또는 현상을 이용하는 것을 특징으로 하는 세미어디티브 공정에 의한 무도금 패턴을 갖는 반도체 패키지용 인쇄회로기판의 제조방법.
  4. 삭제
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