JP2005159004A

JP2005159004A - 半導体装置及びその製造方法

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Publication number: JP2005159004A
Application number: JP2003395356A
Authority: JP
Inventors: Masao Shibazaki; 誠男芝崎
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-11-26
Filing date: 2003-11-26
Publication date: 2005-06-16
Anticipated expiration: 2023-11-26
Also published as: JP4099667B2

Abstract

【課題】半導体装置の検査工程を正確かつ円滑に行うことにある。
【解決手段】半導体装置の製造方法は、パッドを含む集積回路が形成された複数の半導体チップ用領域２０からなる第１の領域４０と、第１の領域４０の周辺の第２の領域４２とを有する半導体基板１０の第１の領域４０に、少なくとも、樹脂層と、樹脂層上を通る配線層と、樹脂層上において配線層に電気的に接続してなる外部端子と、を形成するパッケージングプロセスを行うことを含み、パッケージングプロセスの少なくとも一部の工程を、第２の領域４２に行う。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関する。

ＣＳＰ（Chip Size/Scale Package）の一形態として、半導体ウエハ状態で半導体装置のパッケージングを行うＷ−ＣＳＰ（Wafer Level CSP）が知られている。Ｗ−ＣＳＰでは、半導体ウエハの有効チップエリア上に、樹脂層、配線層及び外部端子などを形成する。

従来、Ｗ−ＣＳＰの製造工程は半導体ウエハの有効チップエリアのみに行われ、それ以外の領域には樹脂層、配線層及び外部端子などは形成されていなかった。そのため、有効チップエリアの端部付近では、例えば配線層のエッチング工程において、エッチングの進行速度がばらつき、有効チップエリアの中央部付近と同様のパターニングが行えない場合があった。

また、Ｗ−ＣＳＰ製造工程後、有効チップエリア以外の領域は相対的に薄くなるが、これによって、有効チップエリアの端部付近において電気的特性などの検査工程が正常に行えない場合があった。あるいは、検査工程前のアライメントにおいて、センサが有効チップエリアとそれ以外の領域との半導体ウエハ上の容量（高さ）の差を検出することによって、アライメントＮＧと判断して、検査工程自体が行えない場合があった。

本発明の目的は、半導体装置の検査工程を正確かつ円滑に行うことにある。
特開２０００−１０６３８２号公報

（１）本発明に係る半導体装置の製造方法は、
パッドを含む集積回路が形成された複数の半導体チップ用領域からなる第１の領域と、前記第１の領域の周辺の第２の領域とを有する半導体基板の前記第１の領域に、少なくとも、樹脂層と、前記樹脂層上を通る配線層と、前記樹脂層上において前記配線層に電気的に接続してなる外部端子と、を形成するパッケージングプロセスを行うことを含み、
前記パッケージングプロセスの少なくとも一部の工程を、前記第２の領域に行う。本発明によれば、第１の領域から第２の領域にかけて、半導体基板上の部材の容量（高さ）の変化が小さい（又はない）。そのため、検査工程では、従来に比べて半導体基板上の部材の容量（高さ）の変化を配慮する必要がなくなり、第１の領域におけるいずれの位置であっても、正確に検査することができる。
（２）この半導体装置の製造方法において、
前記樹脂層の形成工程を前記第２の領域に行ってもよい。
（３）この半導体装置の製造方法において、
前記配線層の形成工程を前記第２の領域に行ってもよい。
（４）この半導体装置の製造方法において、
前記外部端子の形成工程を前記第２の領域に行ってもよい。
（５）この半導体装置の製造方法において、
前記パッケージングプロセスは、前記配線層の一部を覆うように第１の保護層を形成することをさらに含み、
前記第１の保護層の形成工程を前記第２の領域に行ってもよい。
（６）この半導体装置の製造方法において、
前記パッケージングプロセスは、前記外部端子の少なくとも下端部を覆うように第２の保護層を形成することをさらに含み、
前記第２の保護層の形成工程を前記第２の領域に行ってもよい。
（７）この半導体装置の製造方法において、
前記パッケージングプロセスの全部の工程を、前記第２の領域に行ってもよい。これによれば、検査工程では、ほぼ平坦な面上での検査が可能になり、さらに正確に検査することができる。
（８）この半導体装置の製造方法において、
前記パッケージングプロセスのいずれかの工程は、エッチングすることを含み、
エッチングを伴ういずれかの工程を、前記第２の領域に行ってもよい。これによれば、第１の領域の端部付近において、エッチングの進行速度がばらつくのを防止することができる。したがって、第１の領域におけるエッチングレートの均一化を図ることができる。
（９）この半導体装置の製造方法において、
前記パッケージングプロセス終了後、
前記半導体基板を検査装置にアライメントすること、
前記半導体基板の前記第１の領域に対して検査工程を行うこと、をさらに含んでもよい。これによれば、例えば、アライメント用センサが半導体基板上の部材の容量（高さ）の差を検出してしまう場合であっても、容量の差が小さいので、アライメント不可能となるのを防止することができ、検査工程を円滑に行うことができる。
（１０）この半導体装置の製造方法において、
前記第２の領域には、ダミー集積回路が形成されていてもよい。
（１１）この半導体装置の製造方法において、
前記ダミー集積回路は、前記半導体基板の内部とは電気的に導通しないダミーパッドを含んでもよい。
（１２）この半導体装置の製造方法において、
前記第１の領域は、製品として使用する領域であり、
前記第２の領域は、製品として使用しない領域であってもよい。
（１３）本発明に係る半導体装置は、
パッドを含む集積回路が形成された複数の半導体チップ用領域からなる第１の領域と、前記第１の領域の周辺の第２の領域とを有する半導体基板と、
前記半導体基板に設けられた樹脂層と、
前記樹脂層上を通る配線層と、
前記樹脂層上において前記配線に電気的に接続してなる外部端子と、
を含み、
前記第２の領域上には、前記第１の領域上に形成される部材の少なくとも一部が形成されてなる。本発明によれば、第１の領域から第２の領域にかけて、半導体基板上の部材の容量（高さ）の変化が小さい（又はない）。そのため、検査工程では、従来に比べて半導体基板上の部材の容量（高さ）の変化を配慮する必要がなくなり、第１の領域におけるいずれの位置であっても、正確に検査することができる。

以下、本発明の実施の形態について図面を参照して説明する。

図１〜図７は、本発明の実施の形態に係る半導体装置及びその製造方法を説明する図である。まず、半導体基板（例えばシリコン基板）１０を用意する。図１に示すように、半導体基板１０は半導体ウエハであってもよい。半導体基板１０は、半導体チップ用領域２０，２２を有する。図２は半導体チップ用領域２０を示す図であり、図３は半導体チップ用領域２２を示す図である。半導体基板１０を複数領域に区画したうちのいずれかが半導体チップ用領域２０，２２であってもよい。半導体チップ用領域２０，２２は四角形であることが一般的である。半導体チップ用領域２０，２２の平面形状は相互に同一であってもよい。半導体チップ用領域２０，２２の少なくとも一部（例えば半導体チップ用領域２０）は個片に切断される。

図２に示すように、半導体基板１０には集積回路１２が形成されている。集積回路１２は、マイクロプロセッサ又はメモリなどの所定機能を達成する。集積回路１２は、半導体チップ用領域２０に形成されている。集積回路１２は、半導体基板１０の内部に形成される複数の素子１４と、素子１４に電気的に接続されるパッド（例えばアルミパッド）１６とを含む。複数の素子１４は、トランジスタなどの能動素子やキャパシタなどの受動素子を含む。パッド１６は、複数の素子１４の領域から引き出される配線の一部であり、半導体基板１０の表面に露出している。なお、集積回路１２は、周知の方法を適用して形成することができる。

図３に示すように、半導体基板１０にはダミー集積回路３２が形成されている。ダミー集積回路３２は、半導体チップ用領域２２に形成されていてもよい。ダミー集積回路３２とは、所定機能を達成するには動作不可能なものを指す。図３に示す例では、ダミー集積回路３２は、半導体基板１０の内部に形成される複数の素子３４と、半導体基板１０の表面に露出するパッド３６とを含む。複数の素子３４は、電気的に動作しないものであってもよく、例えばＰ型又はＮ型の不純物層（例えばソース、ドレイン、ウェル又はチャネル）の形成が省略されていてもよい。パッド３６は、半導体基板１０の内部（複数の素子３４）とは電気的に導通せずにダミーパッドとなっていてもよい。例えば、配線相互間の電気的導通を図るためのコンタクトホール及びその内部の導電部の形成が省略されていてもよい。ダミー集積回路３２は、集積回路１２の形成工程の一部が省略されて形成されていてもよい。ダミー集積回路３２は、集積回路１２の構成要素の一部からなる。

半導体基板１０の表面には、パッド１６の中央部を露出するようにパッシベーション膜１８が形成されている（図４参照）。半導体チップ用領域２２にパッド３６が形成されている場合には、パッシベーション膜１８はパッド３６の中央部も露出する。パッシベーション膜１８は１層又は複数層で形成され、例えば、酸化膜、窒化膜又は樹脂などで形成されている。

図１に示すように、半導体基板１０は、第１の領域（有効チップエリア）４０と、第１の領域４０の周辺の第２の領域４２とを有する。第１の領域４０は製品（半導体チップ）として使用する領域であってもよく、第２の領域４２は、製品として使用しない領域であってもよい。図１に示す例では、第１の領域４０は複数の半導体チップ用領域２０からなり、第２の領域４２は複数の半導体チップ用領域２２からなる。第２の領域４２は、半導体基板１０の外周から間隔（例えば４ｍｍ程度）をあけて設けられた領域であってもよい。第２の領域４２は、図１に示すように、第１の領域４０の周辺に断片的に複数領域となっていてもよいし、あるいは、第１の領域４０の周辺に連続的に１つの領域となっていてもよい。変形例として、第２の領域４２は、複数の半導体チップ用領域２２と、その周辺の半導体基板１０の外周部と、を含む領域であってもよい。

図４〜図７に示すように、半導体基板１０にパッケージングプロセスを行う。パッケージングプロセスは、いわゆるＷ−ＣＳＰ（Wafer Level CSP）の形成工程であり、半導体基板１０の表面に、少なくとも樹脂層５０、配線層６０及び外部端子７０を形成する工程を含む。本実施の形態では、パッケージングプロセスの全部を第１の領域４０に行うとともに、パッケージングプロセスの少なくとも一部の工程を第２の領域４２に行う。例えば、パッケージングプロセスの全部の工程を第２の領域４２に行ってもよい。あるいは、パッケージングプロセスのうちエッチング（例えばウエットエッチング）を伴ういずれかの工程を第２の領域４２に行ってもよい。これによれば、第１の領域４０の端部付近において、エッチング（例えばウエットエッチング）の進行速度がばらつくのを防止することができる。したがって、第１の領域４０におけるエッチングレートの均一化を図ることができる。

図４に示すように、半導体基板１０の第１の領域４０に樹脂層５０を形成する。樹脂層５０は、１層又は複数層で形成し、応力緩和機能を有していてもよい。樹脂層５０は、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、ベンゾシクロブテン（ＢＣＢ；benzocyclobutene）、ポリベンゾオキサゾール（ＰＢＯ；polybenzoxazole）などで形成することができる。樹脂層５０の形成工程は、フォトリソグラフィ工程を伴ってもよい。あるいは、非感光性樹脂をエッチングする工程を伴ってもよい。樹脂層５０は、隣同士の半導体チップ用領域２０の間（又は半導体基板１０の切断領域）を避けて形成してもよい。樹脂層５０は、パッド１６を避けて形成してもよい。樹脂層５０は、複数の素子１４の領域を覆うように形成してもよい。樹脂層５０は、それぞれの半導体チップ用領域２０に形成してもよい。

樹脂層５０の形成工程を第２の領域４２にも行ってもよい。樹脂層５０は、隣同士の半導体チップ用領域２２の間を避けて形成してもよいし、パッド３６を避けて形成してもよいし、それぞれの半導体チップ用領域２２に形成してもよい。樹脂層５０の形成工程の全部（パターニング工程を含む）を第２の領域４２に行ってもよい。変形例として、樹脂層５０の形成工程の一部を第２の領域４２に行ってもよい。例えば、第２の領域４２では、樹脂層５０を全面に形成し、パターニング工程（例えばフォトリソグラフィ工程）を行わなくてもよい。

図５に示すように、半導体基板１０の第１の領域４０に配線層６０を形成する。配線層６０は、パッド１６から形成し、樹脂層５０上を通るように形成する。配線層６０の一部が樹脂層５０上を通る。配線層６０は、樹脂層５０上にランド６２を有するように形成する。ランド６２は電気的接続部である。図５に示す例とは別に、複数の配線層６０を相互に立体的に交差するように形成し、多層配線を形成してもよい。その場合には、上下の配線層６０同士の間には樹脂層５０が介在する。すなわち、樹脂層５０と配線層６０とを交互に繰り返して形成してもよい。

配線層６０の形成は例えば次のようにして行う。半導体基板１０の第１の領域４０上に導電膜（図示しない）を形成する。例えば、ＴｉＷ膜とその上のＣｕ膜によって導電膜を形成してもよい。導電膜はスパッタリングによって形成することができる。導電膜は少なくとも配線層６０を形成する領域に形成し、半導体基板１０（例えば第１の領域４０）のパッド１６が形成された面全体に形成してもよい。そして、導電膜上に、配線層６０を形成する領域を除くように、メッキレジスト層（図示しない）を形成する。導電膜上に設けたメッキレジスト層を、フォトリソグラフィなどの工程によってパターニングしてもよい。導電膜を電極として電解メッキによって、導電膜上であってメッキレジスト層の開口領域に配線層６０を形成することができる。配線層６０のいずれかの工程間において、導電膜をエッチング（例えばウエットエッチング）してもよい。エッチング工程は、例えば、スパッタリング後、メッキレジスト層のパターニング後又はメッキレジスト層の除去後に行ってもよい。

配線層６０の形成工程を第２の領域４２にも行ってもよい。その場合、上述の導電膜を第１及び第２の領域４０，４２に形成し、所定の工程を行えばよい。配線層６０は、パッド３６に電気的に接続するように形成してもよく、それぞれの半導体チップ用領域２２においてパターンになるように形成してもよい。上述の工程によって第２の領域４２に樹脂層５０を形成した後、配線層６０を形成してもよい。配線層６０の形成工程の全部又は一部を第２の領域４２に行ってもよい。第２の領域４２には、少なくともエッチングを伴う工程を行ってもよい。

図６に示すように、半導体基板１０の第１の領域４０において、配線層６０の一部を覆うように第１の保護層（例えばソルダレジスト層）５２を形成してもよい。パッケージングプロセスは第１の保護層５２の形成工程を含んでもよい。第１の保護層５２は、配線層６０にオーバーラップする開口部５４を有するように形成する。開口部５４は、ランド６２（例えばランド６２の中央部）にオーバーラップしてもよい。第１の保護層５２の形成工程は、フォトリソグラフィ工程を伴ってもよい。あるいは、非感光性材料をエッチングする工程を伴ってもよい。

第１の保護層５２の形成工程を第２の領域４２にも行ってもよい。第１の保護層５２の形成工程の全部又は一部を第２の領域４２に行ってもよい。上述の工程によって樹脂層５０及び配線層６０を形成した後、第１の保護層５２を形成してもよい。

図７に示すように、半導体基板１０の第１の領域４０に外部端子７０を形成する。外部端子７０は、樹脂層５０上において、配線層６０に電気的に接続するように形成する。樹脂層５０は、半導体基板１０と外部端子７０との間に介在する。ランド６２に外部端子７０を形成してもよい。第１の保護層５２の開口部５４内に外部端子７０を形成してもよい。外部端子７０をろう材（軟ろう又は硬ろう）によって形成してもよい。変形例として、外部端子７０を金属バンプ（例えば金バンプ）によって形成してもよい。金属バンプは、無電解メッキなどのメッキ法によって形成することができる。

外部端子７０の形成工程を第２の領域４２にも行ってもよい。上述の工程によって、樹脂層５０、配線層６０及び必要に応じて第１の保護層５２を形成した後、外部端子７０を形成してもよい。外部端子７０の形成工程の全部又は一部を第２の領域４２に行ってもよい。第２の領域４２に形成される外部端子７０は、半導体基板１０の内部とは電気的に接続されていない。

外部端子７０の形成工程後、半導体基板１０の第１の領域４０において、外部端子７０の少なくとも下端部（根元部）を覆うように第２の保護層５６を形成してもよい。第２の保護層５６は必要に応じて形成する。第２の保護層５６は、外部端子７０を覆う（上端部も覆う）ように形成した後、少なくとも外部端子７０の上端部を露出させるようにしてもよい。第２の保護層５６は、樹脂によって形成してもよく、応力緩和機能を有していてもよい。第２の保護層５６によって、外部端子７０に加えられる応力を緩和することができる。

第２の保護層５６の形成工程を第２の領域４２にも行ってもよい。パッケージングプロセスは、第２の保護層５６の形成工程を含んでもよい。第２の保護層５６の形成工程の全部又は一部を第２の領域４２に行ってもよい。上述の工程によって、樹脂層５０、配線層６０、外部端子７０及び必要に応じて第１の保護層５２を形成した後、第２の保護層５６を形成してもよい。

上述のパッケージングプロセスによって半導体装置１を製造することができる。半導体装置１は、半導体基板１０と、樹脂層５０と、配線層６０と、外部端子７０とを少なくとも含み、その詳細は上述から導くことができる。そして、第２の領域４２上（図１参照）には、第１の領域４０上に形成される部材（図７では樹脂層５０、第１及び第２の保護層５２，５６、配線層６０、外部端子７０）の少なくとも一部が形成されている。

パッケージングプロセス終了後、半導体基板１０における第１の領域４０の検査工程（例えば電気的特性又は外観の検査工程）を行う。詳しくは、複数の半導体チップ用領域２０を検査する。本実施の形態では、パッケージングプロセスの少なくとも一部の工程を第２の領域４２に行うので、第１の領域４０から第２の領域４２にかけて、半導体基板１０上の部材の容量（高さ）の変化が小さい（又はない）。そのため、検査工程では、従来に比べて半導体基板１０上の部材の容量（高さ）の変化を配慮する必要がなくなり、第１の領域４０におけるいずれの位置（半導体チップ用領域２０）であっても、正確に検査することができる。特に、パッケージングプロセスの全部が第１及び第２の領域４０，４２に行われていれば、ほぼ平坦な面上での検査が可能になり、さらに効果的である。また、半導体基板１０（半導体装置１）を検査装置にアライメントするときにも、半導体基板１０上の部材の容量（高さ）の差を検出することによってアライメント不可能となるのを防止することができ、検査工程を円滑に行うことができる。また、検査装置の投資及び改造の必要もなくなる。

本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。

図１は、本発明の実施の形態に係る半導体装置及びその製造方法を説明する図である。図２は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。図３は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。図４は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。図５は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。図６は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。図７は、本発明の実施の形態に係る半導体装置及びその製造方法を説明する図である。

符号の説明

１０…半導体基板１２…集積回路１４…素子１６…パッド１８…パッシベーション膜２０…半導体チップ用領域３２…ダミー集積回路３４…素子３６…パッド４０…第１の領域４２…第２の領域５０…樹脂層５２…第１の保護層５４…開口部５６…第２の保護層６０…配線層６２…ランド７０…外部端子

Claims

パッドを含む集積回路が形成された複数の半導体チップ用領域からなる第１の領域と、前記第１の領域の周辺の第２の領域とを有する半導体基板の前記第１の領域に、少なくとも、樹脂層と、前記樹脂層上を通る配線層と、前記樹脂層上において前記配線層に電気的に接続してなる外部端子と、を形成するパッケージングプロセスを行うことを含み、
前記パッケージングプロセスの少なくとも一部の工程を、前記第２の領域に行う半導体装置の製造方法。
請求項１記載の半導体装置の製造方法において、
前記樹脂層の形成工程を前記第２の領域に行う半導体装置の製造方法。
請求項１又は請求項２記載の半導体装置の製造方法において、
前記配線層の形成工程を前記第２の領域に行う半導体装置の製造方法。
請求項１から請求項３のいずれかに記載の半導体装置の製造方法において、
前記外部端子の形成工程を前記第２の領域に行う半導体装置の製造方法。
請求項１から請求項４のいずれかに記載の半導体装置の製造方法において、
前記パッケージングプロセスは、前記配線層の一部を覆うように第１の保護層を形成することをさらに含み、
前記第１の保護層の形成工程を前記第２の領域に行う半導体装置の製造方法。
請求項１から請求項５のいずれかに記載の半導体装置の製造方法において、
前記パッケージングプロセスは、前記外部端子の少なくとも下端部を覆うように第２の保護層を形成することをさらに含み、
前記第２の保護層の形成工程を前記第２の領域に行う半導体装置の製造方法。
請求項１から請求項６のいずれかに記載の半導体装置の製造方法において、
前記パッケージングプロセスの全部の工程を、前記第２の領域に行う半導体装置の製造方法。
請求項１から請求項７のいずれかに記載の半導体装置の製造方法において、
前記パッケージングプロセスのいずれかの工程は、エッチングすることを含み、
エッチングを伴ういずれかの工程を、前記第２の領域に行う半導体装置の製造方法。
請求項１から請求項８のいずれかに記載の半導体装置の製造方法において、
前記パッケージングプロセス終了後、
前記半導体基板を検査装置にアライメントすること、
前記半導体基板の前記第１の領域に対して検査工程を行うこと、をさらに含む半導体装置の製造方法。
請求項１から請求項９のいずれかに記載の半導体装置の製造方法において、
前記第２の領域には、ダミー集積回路が形成されている半導体装置の製造方法。
請求項１０記載の半導体装置の製造方法において、
前記ダミー集積回路は、前記半導体基板の内部とは電気的に導通しないダミーパッドを含む半導体装置の製造方法。
請求項１から請求項１１のいずれかに記載の半導体装置の製造方法において、
前記第１の領域は、製品として使用する領域であり、
前記第２の領域は、製品として使用しない領域である半導体装置の製造方法。
パッドを含む集積回路が形成された複数の半導体チップ用領域からなる第１の領域と、前記第１の領域の周辺の第２の領域とを有する半導体基板と、
前記半導体基板に設けられた樹脂層と、
前記樹脂層上を通る配線層と、
前記樹脂層上において前記配線に電気的に接続してなる外部端子と、
を含み、
前記第２の領域上には、前記第１の領域上に形成される部材の少なくとも一部が形成されてなる半導体装置。