JP2001015600A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2001015600A JP2001015600A JP11182047A JP18204799A JP2001015600A JP 2001015600 A JP2001015600 A JP 2001015600A JP 11182047 A JP11182047 A JP 11182047A JP 18204799 A JP18204799 A JP 18204799A JP 2001015600 A JP2001015600 A JP 2001015600A
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- cells
- chip
- outer peripheral
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 この発明は、セル高の異なるＩ／Ｏセルを用
意し、これらのＩ／Ｏセルの配置を工夫してＩ／Ｏセル
の占有面積を低減し、チップサイズの縮小化、コストの
削減を達成し得ることを課題とする。 【解決手段】この発明は、セル高の低いＩ／Ｏセル４と
セル高の高いＩ／Ｏセル５を用意し、セル高の低いＩ／
Ｏセル４を半導体チップ１の外周部の三辺に配置し、セ
ル高の高いＩ／Ｏセル５を半導体チップ１の外周部の一
辺に配置して構成される。
意し、これらのＩ／Ｏセルの配置を工夫してＩ／Ｏセル
の占有面積を低減し、チップサイズの縮小化、コストの
削減を達成し得ることを課題とする。 【解決手段】この発明は、セル高の低いＩ／Ｏセル４と
セル高の高いＩ／Ｏセル５を用意し、セル高の低いＩ／
Ｏセル４を半導体チップ１の外周部の三辺に配置し、セ
ル高の高いＩ／Ｏセル５を半導体チップ１の外周部の一
辺に配置して構成される。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体チップの
周辺にセル高の異なるＩ／Ｏセルを配置した半導体集積
回路装置に関する。
周辺にセル高の異なるＩ／Ｏセルを配置した半導体集積
回路装置に関する。
【０００２】
【従来の技術】近年、多様なインターフェース規格を満
足させる、あるいは異種電源チップ間のインターフェー
スを可能にする特殊なＩ／Ｏセルの要求が増えつつあ
る。このような特殊なＩ／Ｏセルは、ＡＳＩＣ（特定用
途向け集積回路）シリーズのＩ／Ｏセルラインナップに
おいても、極一般的な機能を有するＩ／Ｏセル、例えば
ＴＴＬやＣＭＯＳ標準ロジックに対応するような、素子
数が少なく簡素な回路構成の入出力バッファなどととも
に同じセルサイズで設計用意されていた。
足させる、あるいは異種電源チップ間のインターフェー
スを可能にする特殊なＩ／Ｏセルの要求が増えつつあ
る。このような特殊なＩ／Ｏセルは、ＡＳＩＣ（特定用
途向け集積回路）シリーズのＩ／Ｏセルラインナップに
おいても、極一般的な機能を有するＩ／Ｏセル、例えば
ＴＴＬやＣＭＯＳ標準ロジックに対応するような、素子
数が少なく簡素な回路構成の入出力バッファなどととも
に同じセルサイズで設計用意されていた。
【０００３】このような特殊なＩ／Ｏセルのパターン
を、ＡＳＩＣで見られるような画一化されたセルサイズ
で構成できるように作成する場合には、大は小を兼ねる
といった考えにより回路構成上、最も素子数を要するＩ
／Ｏセルの回路が構成できるようにＩ／Ｏセルのセルサ
イズを決定する必要がある。このことに加えて、半導体
装置が多ピン化されてピン間隔が狭まるにつれてセル幅
の縮小傾向への対応も考慮すると、Ｉ／Ｏセルのセル高
は高くせざるを得ない状況になっていた。
を、ＡＳＩＣで見られるような画一化されたセルサイズ
で構成できるように作成する場合には、大は小を兼ねる
といった考えにより回路構成上、最も素子数を要するＩ
／Ｏセルの回路が構成できるようにＩ／Ｏセルのセルサ
イズを決定する必要がある。このことに加えて、半導体
装置が多ピン化されてピン間隔が狭まるにつれてセル幅
の縮小傾向への対応も考慮すると、Ｉ／Ｏセルのセル高
は高くせざるを得ない状況になっていた。
【０００４】一方、チップの用途に応じて適用されるＩ
／Ｏセルの機能は異なり、上述したようなセル高が高い
特殊なＩ／Ｏセルはチップ全体の数ピンにしか使用され
ない、あるいは全く使用されない種類のチップも少なく
ない。したがって、極一般的なＩ／Ｏセルが多数適用さ
れるチップにおいても、図３に示すようにチップ１００
の周辺に配置された電極パッド１０１に対応して配置さ
れた全てのＩ／Ｏセル１０２は、セル高の高いセルとな
っていた。すなわち、低いセル高で設計可能な極一般的
なＩ／Ｏセルであっても、セル高が高いＩ／Ｏセルに合
わせてセル高が高く設計されていた。このため、Ｉ／Ｏ
セルの占有面積が増大し、チップサイズの縮小化、コス
トの削減を困難にしていた。
／Ｏセルの機能は異なり、上述したようなセル高が高い
特殊なＩ／Ｏセルはチップ全体の数ピンにしか使用され
ない、あるいは全く使用されない種類のチップも少なく
ない。したがって、極一般的なＩ／Ｏセルが多数適用さ
れるチップにおいても、図３に示すようにチップ１００
の周辺に配置された電極パッド１０１に対応して配置さ
れた全てのＩ／Ｏセル１０２は、セル高の高いセルとな
っていた。すなわち、低いセル高で設計可能な極一般的
なＩ／Ｏセルであっても、セル高が高いＩ／Ｏセルに合
わせてセル高が高く設計されていた。このため、Ｉ／Ｏ
セルの占有面積が増大し、チップサイズの縮小化、コス
トの削減を困難にしていた。
【０００５】
【発明が解決しようとする課題】以上説明したように、
チップの周辺に配置された電極パッドに対応してＩ／Ｏ
セルが配置された従来の半導体集積回路装置において
は、機能が異なるＩ／Ｏセルのサイズを統一してＩ／Ｏ
セルの設計の容易化を図るために、使用頻度の少ないセ
ル高の高い特殊なＩ／Ｏセルに合わせて、本来低いセル
高で十分設計可能なな他の一般的なＩ／Ｏセルのセル高
も高く設計されていた。このため、特殊なＩ／Ｏセルが
ほとんど使用されない場合であっても、全てのＩ／Ｏセ
ルのセル高が高く設計されているため、Ｉ／Ｏセルが配
置される領域の占有面積が増大し、チップ面積が大型化
し、コストが上昇するといった不具合を招いていた。
チップの周辺に配置された電極パッドに対応してＩ／Ｏ
セルが配置された従来の半導体集積回路装置において
は、機能が異なるＩ／Ｏセルのサイズを統一してＩ／Ｏ
セルの設計の容易化を図るために、使用頻度の少ないセ
ル高の高い特殊なＩ／Ｏセルに合わせて、本来低いセル
高で十分設計可能なな他の一般的なＩ／Ｏセルのセル高
も高く設計されていた。このため、特殊なＩ／Ｏセルが
ほとんど使用されない場合であっても、全てのＩ／Ｏセ
ルのセル高が高く設計されているため、Ｉ／Ｏセルが配
置される領域の占有面積が増大し、チップ面積が大型化
し、コストが上昇するといった不具合を招いていた。
【０００６】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、セル高の異な
るＩ／Ｏセルを用意し、これらのＩ／Ｏセルの配置を工
夫してＩ／Ｏセルの占有面積を低減し、チップサイズの
縮小化、コストの削減を達成し得る半導体集積回路装置
を提供することにある。
たものであり、その目的とするところは、セル高の異な
るＩ／Ｏセルを用意し、これらのＩ／Ｏセルの配置を工
夫してＩ／Ｏセルの占有面積を低減し、チップサイズの
縮小化、コストの削減を達成し得る半導体集積回路装置
を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、課題を解決する第１の手段は、略中心部に内部コア
エリアが配置された半導体チップの外周部に配置された
電極パッドに対応して、第１のセル高のＩ／Ｏセルと該
第１のセル高のＩ／Ｏセルのセル高よりも低い第２のセ
ル高のＩ／Ｏセルが、前記内部コアエリア側のセル辺が
フラットとなるように配置され、前記半導体チップの外
周部の少なくとも一辺には、全て前記第２のＩ／Ｏセル
が配置されてなることを特徴とする。
に、課題を解決する第１の手段は、略中心部に内部コア
エリアが配置された半導体チップの外周部に配置された
電極パッドに対応して、第１のセル高のＩ／Ｏセルと該
第１のセル高のＩ／Ｏセルのセル高よりも低い第２のセ
ル高のＩ／Ｏセルが、前記内部コアエリア側のセル辺が
フラットとなるように配置され、前記半導体チップの外
周部の少なくとも一辺には、全て前記第２のＩ／Ｏセル
が配置されてなることを特徴とする。
【０００８】第２の手段は、前記第１の手段において、
前記第１のセル高のＩ／Ｏセルは、特殊な機能を有する
Ｉ／Ｏセルからなり、前記第２のセル高のＩ／Ｏセル
は、一般的な機能を有するＩ／Ｏセルからなることを特
徴とする。
前記第１のセル高のＩ／Ｏセルは、特殊な機能を有する
Ｉ／Ｏセルからなり、前記第２のセル高のＩ／Ｏセル
は、一般的な機能を有するＩ／Ｏセルからなることを特
徴とする。
【０００９】
【発明の実施の形態】以下、図面を用いてこの発明の実
施形態を説明する。
施形態を説明する。
【００１０】図１はこの発明の一実施形態に係る半導体
集積回路装置の構成を示す図である。
集積回路装置の構成を示す図である。
【００１１】図１において、この実施形態の半導体集積
回路装置は、半導体チップ１の略中心部に内部回路の形
成領域となる内部コアエリア２が配置され、外部と半導
体チップ１を電気的に接続する電極パッド３が半導体チ
ップ１の外周部の四辺に配置され、この電極パッド３に
それぞれ対応して、バッファ機能等の一般的な機能を有
するセル高の低いＩ／Ｏセル４が半導体チップ１の外周
部の三辺に内部コアエリア２側のセル辺がフラットとな
るように複数配置され、前述したような特殊な機能を有
するセル高の高いＩ／Ｏセル５が半導体チップ１の外周
部の他の一辺に内部コアエリア２側のセル辺がフラット
となるように複数配置されて構成されている。
回路装置は、半導体チップ１の略中心部に内部回路の形
成領域となる内部コアエリア２が配置され、外部と半導
体チップ１を電気的に接続する電極パッド３が半導体チ
ップ１の外周部の四辺に配置され、この電極パッド３に
それぞれ対応して、バッファ機能等の一般的な機能を有
するセル高の低いＩ／Ｏセル４が半導体チップ１の外周
部の三辺に内部コアエリア２側のセル辺がフラットとな
るように複数配置され、前述したような特殊な機能を有
するセル高の高いＩ／Ｏセル５が半導体チップ１の外周
部の他の一辺に内部コアエリア２側のセル辺がフラット
となるように複数配置されて構成されている。
【００１２】このような実施形態においては、セル高の
低いセルを電極パッド３に対応して半導体チップ１の外
周部の三辺に集中的に配置しているので、一般的なＩ／
Ｏセルと特殊なＩ／Ｏセルの双方を使用した場合に、図
３に示す従来の半導体集積回路装置におけるＩ／Ｏセル
の配置に比べて、図１の斜線部分６で示す面積を削減す
ることができる。これにより半導体チップのチップ面積
が縮小され、コストも低減できる。
低いセルを電極パッド３に対応して半導体チップ１の外
周部の三辺に集中的に配置しているので、一般的なＩ／
Ｏセルと特殊なＩ／Ｏセルの双方を使用した場合に、図
３に示す従来の半導体集積回路装置におけるＩ／Ｏセル
の配置に比べて、図１の斜線部分６で示す面積を削減す
ることができる。これにより半導体チップのチップ面積
が縮小され、コストも低減できる。
【００１３】図２はこの発明の他の実施形態に係る半導
体集積回路の構成を示す図である。
体集積回路の構成を示す図である。
【００１４】図２において、この実施形態の特徴とする
ところは、図１に示す実施形態に比べて、セル高の高い
Ｉ／Ｏセル５に混在してセル高の低いＩ／Ｏセル４が内
部コアエリア２側のセル辺がフラットとなるように配置
し、セル高の低いＩ／Ｏセル４に、隣接するセル高の高
いＩ／Ｏセル５の電源配線を接続するための電源配線用
のダミーセル７を設けたことにある。
ところは、図１に示す実施形態に比べて、セル高の高い
Ｉ／Ｏセル５に混在してセル高の低いＩ／Ｏセル４が内
部コアエリア２側のセル辺がフラットとなるように配置
し、セル高の低いＩ／Ｏセル４に、隣接するセル高の高
いＩ／Ｏセル５の電源配線を接続するための電源配線用
のダミーセル７を設けたことにある。
【００１５】このような実施形態においては、上記実施
形態と同様な効果を得ることができるとともに、不連続
に配置されたセル高の高いＩ／Ｏセル５の電源配線は上
記ダミーセル７により接続されるので、電源配線が途切
れることは回避される。
形態と同様な効果を得ることができるとともに、不連続
に配置されたセル高の高いＩ／Ｏセル５の電源配線は上
記ダミーセル７により接続されるので、電源配線が途切
れることは回避される。
【００１６】なお、上記実施形態では、セル高の低いＩ
／Ｏセル４を半導体チップの外周部の三辺に配置してい
るが、少なくとも一辺に集中配置することで上述した効
果を得ることができる。
／Ｏセル４を半導体チップの外周部の三辺に配置してい
るが、少なくとも一辺に集中配置することで上述した効
果を得ることができる。
【００１７】
【発明の効果】以上説明したように、この発明によれ
ば、セル高の高いＩ／Ｏセルとセル高の低いＩ／Ｏセル
を含んだ半導体チップの外周部の少なくとの一辺に、セ
ル高の低いＩ／Ｏセルを集中的に配置したので、半導体
チップの外周部のＩ／Ｏセルの占有面積を削減すること
ができる。これにより、半導体チップのチップ面積を縮
小することができ、コストを削減することができる。
ば、セル高の高いＩ／Ｏセルとセル高の低いＩ／Ｏセル
を含んだ半導体チップの外周部の少なくとの一辺に、セ
ル高の低いＩ／Ｏセルを集中的に配置したので、半導体
チップの外周部のＩ／Ｏセルの占有面積を削減すること
ができる。これにより、半導体チップのチップ面積を縮
小することができ、コストを削減することができる。
【図１】この発明の一実施形態に係る半導体集積回路装
置の構成を示す図である。
置の構成を示す図である。
【図２】この発明の他の実施形態に係る半導体集積回路
装置の構成を示す図である。
装置の構成を示す図である。
【図３】従来の半導体集積回路装置の構成を示す図であ
る。
る。
１ 半導体チップ ２ 内部コアエリア ３ 電極パッド ４ セル高の低いＩ／Ｏセル ５ セル高の高いＩ／Ｏセル ６ 面積削減領域 ７ ダミーセル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 本多 智己 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 Ｆターム(参考） 5F064 DD10 DD14 DD15
Claims (2)
- 【請求項１】 略中心部に内部コアエリアが配置された
半導体チップの外周部に配置された電極パッドに対応し
て、第１のセル高のＩ／Ｏセルと該第１のセル高のＩ／
Ｏセルのセル高よりも低い第２のセル高のＩ／Ｏセル
が、前記内部コアエリア側のセル辺がフラットとなるよ
うに配置され、前記半導体チップの外周部の少なくとも
一辺には、全て前記第２のＩ／Ｏセルが配置されてなる
ことを特徴とする半導体集積回路装置。 - 【請求項２】 前記第１のセル高のＩ／Ｏセルは、特殊
な機能を有するＩ／Ｏセルからなり、 前記第２のセル高のＩ／Ｏセルは、一般的な機能を有す
るＩ／Ｏセルからなることを特徴とする請求項１記載の
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11182047A JP2001015600A (ja) | 1999-06-28 | 1999-06-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11182047A JP2001015600A (ja) | 1999-06-28 | 1999-06-28 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001015600A true JP2001015600A (ja) | 2001-01-19 |
Family
ID=16111423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11182047A Withdrawn JP2001015600A (ja) | 1999-06-28 | 1999-06-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001015600A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008141168A (ja) * | 2006-11-09 | 2008-06-19 | Matsushita Electric Ind Co Ltd | 半導体集積回路及びマルチチップモジュール |
-
1999
- 1999-06-28 JP JP11182047A patent/JP2001015600A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008141168A (ja) * | 2006-11-09 | 2008-06-19 | Matsushita Electric Ind Co Ltd | 半導体集積回路及びマルチチップモジュール |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060905 |