JPH02246235A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPH02246235A JPH02246235A JP1067805A JP6780589A JPH02246235A JP H02246235 A JPH02246235 A JP H02246235A JP 1067805 A JP1067805 A JP 1067805A JP 6780589 A JP6780589 A JP 6780589A JP H02246235 A JPH02246235 A JP H02246235A
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- Japan
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- pads
- chip
- pad
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- 230000002093 peripheral effect Effects 0.000 abstract 1
- 238000002955 isolation Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
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- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
チップ上でのパッド（チップの外部接続端子）のレイア
ウトに関し。
ウトに関し。
チップサイズを抑えて多ピン化を可能とし、パッド配置
に制約されないノイズに強い集積回路装置を得ることを
目的とし。
に制約されないノイズに強い集積回路装置を得ることを
目的とし。
（１）チップ上に入力パッド、出力パッド、電源パッド
を有し、これらのパッドの配置は入力パッドが出力パッ
ドと隣接する配列を含まないように構成する。
を有し、これらのパッドの配置は入力パッドが出力パッ
ドと隣接する配列を含まないように構成する。
（２）前記チップの中央部に内部回路パターンが形成さ
れ、該内部回路パターン上を含む領域に前記パッドを配
置するように構成する。
れ、該内部回路パターン上を含む領域に前記パッドを配
置するように構成する。
本発明は集積回路装置に係り、特にチップ上でのパッド
のレイアウトに関する。
のレイアウトに関する。
近年、 ＬＳＩの高集積化に伴い、多ピン化（デバイス
の外部導出ビンの多数化）の要求が強くなり。
の外部導出ビンの多数化）の要求が強くなり。
又、信転性向上のためにノイズ対策も重要となってきた
。
。
〔従来の技術］
従来の集積回路装置のパッドの配置は、第５図のように
チップ４内において、内部回路パターン５の周囲に電源
パッド３と多数の入出力兼用パッド１２を配置していた
。
チップ４内において、内部回路パターン５の周囲に電源
パッド３と多数の入出力兼用パッド１２を配置していた
。
入出力兼用パッド４は、内部回路に応じて入力。
出力のどちらかを選択して配置していた。
多ピン化に対しては、従来はチップサイズの拡大、パッ
ドピッチの縮小で対応し、ノイズ対策としては、パッド
相互間の干渉を緩和するためレイアウトに制約を設ける
ことで対応していた。
ドピッチの縮小で対応し、ノイズ対策としては、パッド
相互間の干渉を緩和するためレイアウトに制約を設ける
ことで対応していた。
即ち、ノイズ対策としては、従来例では入力パッドと出
力パッドを兼用しているため、クロックパッドが出力パ
ッドで挟まれた形でレイアウトされると、出力パッドの
スイッチングノイズがクロックパッドに乗り、誤動作の
危険性があった。これらの誤動作を防止し、ノイズマー
ジンを確保するために、クロックパッドの周囲には出力
パッドの配置禁止等のレイアウト制約を設けてノイズ対
策をとってきた。
力パッドを兼用しているため、クロックパッドが出力パ
ッドで挟まれた形でレイアウトされると、出力パッドの
スイッチングノイズがクロックパッドに乗り、誤動作の
危険性があった。これらの誤動作を防止し、ノイズマー
ジンを確保するために、クロックパッドの周囲には出力
パッドの配置禁止等のレイアウト制約を設けてノイズ対
策をとってきた。
しかしながら、多ピン化に対してチップサイズの拡大は
デバイスの性能低下や製造コストの増大を招き、又、パ
ッドピッチの縮小は現在のアセンブリ技術では限界にき
ており、従来技術では対応しきれなくなってきた。
デバイスの性能低下や製造コストの増大を招き、又、パ
ッドピッチの縮小は現在のアセンブリ技術では限界にき
ており、従来技術では対応しきれなくなってきた。
又、上記ノイズ対策もレイアウトの自由を制限されるも
のであり、改善が要求される。特に、ゲートアレイの場
合は顧客にレイアウトの自由を制限し不都合である。
のであり、改善が要求される。特に、ゲートアレイの場
合は顧客にレイアウトの自由を制限し不都合である。
本発明は、■チップサイズを抑えて多ピン化を可能とし
、■パッド配置に制約されないノイズに強い集積回路装
置を得ることを目的とする。
、■パッド配置に制約されないノイズに強い集積回路装
置を得ることを目的とする。
上記■の課題の解決は、（１）チップ上に入力パッド、
出力パッド、電源パッドを有し、これらのパッドの配置
は入力パッドが出力パッドと隣接する配列を含まないこ
とを特徴とする集積回路装置により達成される。
出力パッド、電源パッドを有し、これらのパッドの配置
は入力パッドが出力パッドと隣接する配列を含まないこ
とを特徴とする集積回路装置により達成される。
又、上記■及び■の課題の解決は、上記（１）の集積回
路装置であって、前記チップの中央部に内部回路パター
ンが形成され、該内部回路パターン上を含む領域に前記
パッドを配置した集積回路装置内部回路により達成され
る。
路装置であって、前記チップの中央部に内部回路パター
ンが形成され、該内部回路パターン上を含む領域に前記
パッドを配置した集積回路装置内部回路により達成され
る。
本発明は、チップ周囲に入出力（Ｉｌｏ）パッドを配置
している現状より着眼点を変えて、パッドを入力パッド
、出力パッド、電源パッドと３つに分けて配置し、チッ
プ全体にパッドを配置することによりパッド数、即ちピ
ン数の増加を可能とし。
している現状より着眼点を変えて、パッドを入力パッド
、出力パッド、電源パッドと３つに分けて配置し、チッ
プ全体にパッドを配置することによりパッド数、即ちピ
ン数の増加を可能とし。
又、上記の３つのパッドの内、入出力パッドを隔離して
配置することにより、ノイズ発生の原因となっている相
互干渉を低減してノイズマージンを確保し、且つ顧客の
レイアウト自由度を制約することをなくしたものである
。
配置することにより、ノイズ発生の原因となっている相
互干渉を低減してノイズマージンを確保し、且つ顧客の
レイアウト自由度を制約することをなくしたものである
。
第１図は第１の実施例を説明するチップの平面図である
。
。
図において、チップ４の周辺に出力パッドｌを配置し、
その内側に入力パッドと電源パッドの兼用パッド２３を
配置したものであ゛る。
その内側に入力パッドと電源パッドの兼用パッド２３を
配置したものであ゛る。
この例では、チップ周辺に出力パッド１のみを配置した
ことにより、出力パッド数を増加でき。
ことにより、出力パッド数を増加でき。
従来は空領域になっていたチップ内側の内部回路パター
ン５上に入力パッドと電源パッドの兼用パッド２３を配
置したことにより、ピン数は大幅に増加することができ
る。
ン５上に入力パッドと電源パッドの兼用パッド２３を配
置したことにより、ピン数は大幅に増加することができ
る。
又、入力パッドと出力パッドを隔離配置したことにより
ノイズに強い配置となっている。
ノイズに強い配置となっている。
この例では、チップ周辺に出力パッド１のみを配置した
が、この配列に電源パッドを含んでも問題はないことは
勿論である。
が、この配列に電源パッドを含んでも問題はないことは
勿論である。
第２図は第２の実施例を説明するチップの平面図である
。
。
この例は第５図の従来例と同様に、各パッドはチップ４
の周辺に配置され、入出力兼用パッド１２を電源パッド
３で挟んで配置されており、多ビン化は望めないが、ノ
イズには強い配置が得られている。
の周辺に配置され、入出力兼用パッド１２を電源パッド
３で挟んで配置されており、多ビン化は望めないが、ノ
イズには強い配置が得られている。
第３図は第３の実施例を説明するチップの平面図である
。
。
第２図の配置の多ビン化対応として、第２図がチップ周
辺にのみ配置したのを、配置場所をチップ内側の内部回
路パターン５上に配置したものである。
辺にのみ配置したのを、配置場所をチップ内側の内部回
路パターン５上に配置したものである。
図において、入出力兼用パッド１２は電源パッド３で挟
んで配置されている。
んで配置されている。
第４図は第４の実施例を説明するチップの平面図である
。
。
この例は一番理想的な配置で、チップ周辺に出力パッド
１のみを配置し、チップ内側の内部回路パターン５上に
入力パッド２と電源パッド３を交互に配置する。
１のみを配置し、チップ内側の内部回路パターン５上に
入力パッド２と電源パッド３を交互に配置する。
入力パッドと出力パッドを隔離配置することにより、出
力パッドのスイッチングノイズが入力パッドに乗る心配
はなく、チップ全体にパッドを配置したので多ピン化も
可能である。
力パッドのスイッチングノイズが入力パッドに乗る心配
はなく、チップ全体にパッドを配置したので多ピン化も
可能である。
この例では第１図の場合と同様に、チップ周辺に出力パ
ッド１のみを配置したが、この配列に電源パッドを含ん
でもよい。
ッド１のみを配置したが、この配列に電源パッドを含ん
でもよい。
実施例によるノイズの低減は次のような測定結果により
確認された。
確認された。
例えば、 ＥＣＬレベルで出力がオンからオフに切り換
わった場合或いはその逆の場合に、いずれの場合も出力
側に誘起されるノイズは、従来例で約３００ ｍＶであ
ったが、上記各実施例とも約５０ ｍＶと大幅に減少し
た。
わった場合或いはその逆の場合に、いずれの場合も出力
側に誘起されるノイズは、従来例で約３００ ｍＶであ
ったが、上記各実施例とも約５０ ｍＶと大幅に減少し
た。
実施例では内部パッドへのボンディングが難しくなるが
、フリップチップ技術によれば容易である。
、フリップチップ技術によれば容易である。
以上説明したように本発明によれば、チップサイズを抑
えて集積回路装置の多ピン化を可能とし。
えて集積回路装置の多ピン化を可能とし。
レイアウトの自由度を制約することなしにノイズマージ
ンを確保することができ、パッド配置に制約されないノ
イズに強い集積回路装置を得ることができる。
ンを確保することができ、パッド配置に制約されないノ
イズに強い集積回路装置を得ることができる。
第１図は第１の実施例を説明するチップの平面図。
第２図は第２の実施例を説明するチップの平面図。
第３図は第３の実施例を説明するチップの平面図。
第４図は第４の実施例を説明するチップの平面図。
第５図は従来例を説明するチップの平面図である。
図において。
１は出力パッド。
２は入力パッド。
３は電源パッド。
１２は入出力兼用パッド。
２３は入力パッドと電源パッドの兼用パッド。
４はチップ。
５は内部回路パターン
づ目Ｅ ケ晧ｉ 士タリ（１）の５七乙 面 ［し］
第 １ □□□ 突流イ列（２）の平面図 躬 ２ 図 奥 施イ列 （３）の平面図 第 ヨ 図 ９と づシ普と、４ダリ （４ン の平面口 第 図 従来イ列 の平面口 第５図
第 １ □□□ 突流イ列（２）の平面図 躬 ２ 図 奥 施イ列 （３）の平面図 第 ヨ 図 ９と づシ普と、４ダリ （４ン の平面口 第 図 従来イ列 の平面口 第５図
Claims (2)
- （１）チップ上に入力パッド、出力パッド、電源パッド
を有し、これらのパッドの配置は入力パッドが出力パッ
ドと隣接する配列を含まないことを特徴とする集積回路
装置。 - （２）前記チップの中央部に内部回路パターンが形成さ
れ、該内部回路パターン上を含む領域に前記パッドを配
置したことを特徴とする請求項１記載の集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1067805A JPH02246235A (ja) | 1989-03-20 | 1989-03-20 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1067805A JPH02246235A (ja) | 1989-03-20 | 1989-03-20 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02246235A true JPH02246235A (ja) | 1990-10-02 |
Family
ID=13355536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1067805A Pending JPH02246235A (ja) | 1989-03-20 | 1989-03-20 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02246235A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5250840A (en) * | 1992-02-24 | 1993-10-05 | Samsung Electronics Co., Ltd. | Semiconductor lead frame with a chip having bonding pads in a cross arrangement |
| US5849132A (en) * | 1992-09-15 | 1998-12-15 | Texas Instruments Incorporated | Ball contact for flip-chip devices |
| US5923540A (en) * | 1993-11-30 | 1999-07-13 | Fujitsu Limited | Semiconductor unit having semiconductor device and multilayer substrate, in which grounding conductors surround conductors used for signal and power |
| WO2000030170A1 (en) * | 1998-11-17 | 2000-05-25 | Infineon Technologies Ag | A semiconductor chip and a lead frame |
| KR100723492B1 (ko) * | 2005-07-18 | 2007-06-04 | 삼성전자주식회사 | 디스플레이 드라이버 집적회로 장치와 필름 및 이들을포함하는 모듈 |
-
1989
- 1989-03-20 JP JP1067805A patent/JPH02246235A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5250840A (en) * | 1992-02-24 | 1993-10-05 | Samsung Electronics Co., Ltd. | Semiconductor lead frame with a chip having bonding pads in a cross arrangement |
| US5849132A (en) * | 1992-09-15 | 1998-12-15 | Texas Instruments Incorporated | Ball contact for flip-chip devices |
| US5923540A (en) * | 1993-11-30 | 1999-07-13 | Fujitsu Limited | Semiconductor unit having semiconductor device and multilayer substrate, in which grounding conductors surround conductors used for signal and power |
| WO2000030170A1 (en) * | 1998-11-17 | 2000-05-25 | Infineon Technologies Ag | A semiconductor chip and a lead frame |
| US6495925B1 (en) | 1998-11-17 | 2002-12-17 | Infineon Technologies A.G. | Semiconductor chip and a lead frame |
| KR100723492B1 (ko) * | 2005-07-18 | 2007-06-04 | 삼성전자주식회사 | 디스플레이 드라이버 집적회로 장치와 필름 및 이들을포함하는 모듈 |
| US7683471B2 (en) | 2005-07-18 | 2010-03-23 | Samsung Electronics Co., Ltd. | Display driver integrated circuit device, film, and module |
| US7999341B2 (en) | 2005-07-18 | 2011-08-16 | Samsung Electronics Co., Ltd. | Display driver integrated circuit device, film, and module |
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