JPS62188352A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62188352A JPS62188352A JP2885886A JP2885886A JPS62188352A JP S62188352 A JPS62188352 A JP S62188352A JP 2885886 A JP2885886 A JP 2885886A JP 2885886 A JP2885886 A JP 2885886A JP S62188352 A JPS62188352 A JP S62188352A
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- element chip
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 230000002093 peripheral effect Effects 0.000 claims abstract description 42
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 238000000034 method Methods 0.000 abstract 1
- 230000001681 protective effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 239000006096 absorbing agent Substances 0.000 description 1
- 235000008429 bread Nutrition 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に周辺ハソファブロソク
を有する半導体装置に関する。
を有する半導体装置に関する。
従来、周辺バッファブロックを有する半導体装置は、第
４図に示すように、半導体素子チップ２１の周辺に配置
した複数個の電極パッド２２に夫々対応するようにして
周辺バッファブロック２３を配置している。この周辺バ
ッファブロック２３は、所定の機能を実現するブロック
レイアウト全体をマスクレイアウト上１つの機能ブロッ
クとして扱っており、したがってその平面形状は夫々の
機能に応じて特定された形状となっている。
４図に示すように、半導体素子チップ２１の周辺に配置
した複数個の電極パッド２２に夫々対応するようにして
周辺バッファブロック２３を配置している。この周辺バ
ッファブロック２３は、所定の機能を実現するブロック
レイアウト全体をマスクレイアウト上１つの機能ブロッ
クとして扱っており、したがってその平面形状は夫々の
機能に応じて特定された形状となっている。
このため、同図のように、各電極パッド２２と周辺バッ
ファブロック２３とを対応して配置すると、素子チップ
２１のコーナ部において電極パッドを配置できなくなる
ことがあり、素子チップの高密度化の点で不利になる。
ファブロック２３とを対応して配置すると、素子チップ
２１のコーナ部において電極パッドを配置できなくなる
ことがあり、素子チップの高密度化の点で不利になる。
このようなことから、周辺ハソファブロソクを１つの機
能ブロックに固定することなく夫々の周辺ブロック毎に
独立したものとして構成する試みがなされている。例え
ば、第５図のように素子チップ２１上の各電極パッド２
２に対して夫々独立して周辺バッファブロック２３を配
設し、かつ素子チップ２１のコーナ部にも電極パッド２
２ａと周辺バッファブロック２３ａを配置させた構成と
している。
能ブロックに固定することなく夫々の周辺ブロック毎に
独立したものとして構成する試みがなされている。例え
ば、第５図のように素子チップ２１上の各電極パッド２
２に対して夫々独立して周辺バッファブロック２３を配
設し、かつ素子チップ２１のコーナ部にも電極パッド２
２ａと周辺バッファブロック２３ａを配置させた構成と
している。
上述した従来の構成では、第５図からも判るように、コ
ーナ部に配設する周辺バッファブロック２３ａはその配
置スペースの関係から、同一機能を有するものでありな
がら他の周辺バッファブロック２３とは異なる平面形状
に構成する必要がある。このため、種々の半導体装置に
対応して複数種類の形状の周辺バッファブロックを用意
しなければならず、設計の複雑化を招くとともに、製造
効率が低下されるという問題がある。
ーナ部に配設する周辺バッファブロック２３ａはその配
置スペースの関係から、同一機能を有するものでありな
がら他の周辺バッファブロック２３とは異なる平面形状
に構成する必要がある。このため、種々の半導体装置に
対応して複数種類の形状の周辺バッファブロックを用意
しなければならず、設計の複雑化を招くとともに、製造
効率が低下されるという問題がある。
本発明の半導体装置は、周辺バッファブロックの設計の
単純化を図って製造効率の向上を達成するものである。
単純化を図って製造効率の向上を達成するものである。
本発明の半導体装置は、周辺バッファブロックを複数個
の分割された矩形状部分で構成するとともに、これら各
部分を素子チップの辺に対して傾いた方向に向けて配列
して１つの機能を有する周辺バッファブロックを構成す
るものである。
の分割された矩形状部分で構成するとともに、これら各
部分を素子チップの辺に対して傾いた方向に向けて配列
して１つの機能を有する周辺バッファブロックを構成す
るものである。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例の周辺バッファブロックのブ
ロックレイアウト図であり、ここでは周辺バッファブロ
ックをＣＭＯ３構造に構成した場合を示している。
ロックレイアウト図であり、ここでは周辺バッファブロ
ックをＣＭＯ３構造に構成した場合を示している。
図示のように、この周辺バッファブロック１は、−の電
極具・・ド１０に対して各部を矩形状をした複数の部分
に分割して構成している。即ち、この実施例では電極パ
ッド１０に近い側から、入力保護部分２．出力Ｎチャネ
ルトランジスタ部分３゜出力Ｐチャネルトランジスタ部
分４．入カバソファ及び出力トランジスタドライブ部分
５の各部分から構成している。そして、これらの各部分
２〜５を夫々独立して配置し、かつこれらを相互に配線
接続することにより１つの機能を有する周辺パンファブ
ロソク１として構成している。
極具・・ド１０に対して各部を矩形状をした複数の部分
に分割して構成している。即ち、この実施例では電極パ
ッド１０に近い側から、入力保護部分２．出力Ｎチャネ
ルトランジスタ部分３゜出力Ｐチャネルトランジスタ部
分４．入カバソファ及び出力トランジスタドライブ部分
５の各部分から構成している。そして、これらの各部分
２〜５を夫々独立して配置し、かつこれらを相互に配線
接続することにより１つの機能を有する周辺パンファブ
ロソク１として構成している。
例えば、第２図のように素子チップ１１の周辺に複数個
の電極バンド１０を配置するとともに、これら各電極パ
ッド１０に対応する周辺バッファブロック１は、入力バ
ッファ及び出力トランジスタドライブ部分５．出力Ｐチ
ャネルトランジスタ部分４．出力Ｎチャネルトランジス
タ部分３及び入力保護部分２の順序で素子チップ１０の
内側から外側に向けて配列し、しかも各部分は素子チッ
プ１１の各辺に対して４５度傾斜させた方向に向けて配
設している。ここでは、各周辺バッファブロック１は素
子チップ１１の中央線を境にして夫々各部分２〜５が夫
々外側方向に４５度傾くように配設している。なお、図
において６は内部論理構成部である。
の電極バンド１０を配置するとともに、これら各電極パ
ッド１０に対応する周辺バッファブロック１は、入力バ
ッファ及び出力トランジスタドライブ部分５．出力Ｐチ
ャネルトランジスタ部分４．出力Ｎチャネルトランジス
タ部分３及び入力保護部分２の順序で素子チップ１０の
内側から外側に向けて配列し、しかも各部分は素子チッ
プ１１の各辺に対して４５度傾斜させた方向に向けて配
設している。ここでは、各周辺バッファブロック１は素
子チップ１１の中央線を境にして夫々各部分２〜５が夫
々外側方向に４５度傾くように配設している。なお、図
において６は内部論理構成部である。
したがって、特に素子チップ１１のコーナ部において電
極パッド１０を任意位置に配設しても、夫々の周辺バッ
ファブロック１をこれに対応して配設することができ、
素子チップ１１のコーナ部のスペースの有効利用を図っ
て素子の高密度化を実現できる。また、各周辺バッファ
ブロック１を構成する各部分２〜５は夫々同一の矩形形
状のものを配設できるので、種々の異なる形状のものを
用意する必要はなく、設計及び製造の簡易化を図ること
もできる。
極パッド１０を任意位置に配設しても、夫々の周辺バッ
ファブロック１をこれに対応して配設することができ、
素子チップ１１のコーナ部のスペースの有効利用を図っ
て素子の高密度化を実現できる。また、各周辺バッファ
ブロック１を構成する各部分２〜５は夫々同一の矩形形
状のものを配設できるので、種々の異なる形状のものを
用意する必要はなく、設計及び製造の簡易化を図ること
もできる。
なお、第３図のように素子チップｌｌａに対する電極パ
ッド１０ａの配置位置によっては、各周辺バッファブロ
ック１ａの各部分２〜５は必ずしも４５度の角度で傾斜
配置する必要はなく、０〜４５度の範囲の任意の角度に
設定できる。勿論、同図のように各周辺バッファブロッ
クによって傾斜角度を相違させることもできる。
ッド１０ａの配置位置によっては、各周辺バッファブロ
ック１ａの各部分２〜５は必ずしも４５度の角度で傾斜
配置する必要はなく、０〜４５度の範囲の任意の角度に
設定できる。勿論、同図のように各周辺バッファブロッ
クによって傾斜角度を相違させることもできる。
この場合にも配線パターンを若干変更するだけで各周辺
バッファブロックの各部分２〜５は夫々同一の矩形状の
ものを配設でき、設計及び製造の簡易化を達成できる。
バッファブロックの各部分２〜５は夫々同一の矩形状の
ものを配設でき、設計及び製造の簡易化を達成できる。
ここで、前記実施例は周辺バ・ノファブロ・ツクをＣＭ
Ｏ３で構成した場合を示したが、これに限定されるもの
ではなく、ＣＭＯ３以外の場合には出力トランジスタ部
分を単一のチャネルトランジスタ部分で構成すればよく
、部分の数を低減できる。
Ｏ３で構成した場合を示したが、これに限定されるもの
ではなく、ＣＭＯ３以外の場合には出力トランジスタ部
分を単一のチャネルトランジスタ部分で構成すればよく
、部分の数を低減できる。
以上説明したように本発明は、周辺バッファブロックを
複数個の分割された矩形状部分て構成し、これら各部分
を素子チップの辺に対して傾いた方向に向けて配列して
１つの機能を有する周辺バッファブロックを構成してい
るので、周辺バッファブロックを素子チップ辺に対して
傾斜した構成とすることができ、電極パッドの任意な配
置に対しても容易にこれに追従することができ、半導体
装置の高密度化を図るとともに設計及び製造の容易化を
達成できる。
複数個の分割された矩形状部分て構成し、これら各部分
を素子チップの辺に対して傾いた方向に向けて配列して
１つの機能を有する周辺バッファブロックを構成してい
るので、周辺バッファブロックを素子チップ辺に対して
傾斜した構成とすることができ、電極パッドの任意な配
置に対しても容易にこれに追従することができ、半導体
装置の高密度化を図るとともに設計及び製造の容易化を
達成できる。
第１図は本発明の周辺バッファブロックの平面構成図、
第２図は本発明を適用した一実施例の平面レイアウト図
、第３図は他の実施例の平面レイアウト図、第４図及び
第５図は夫々異なる従来の半導体装置の一部の平面構成
図である。 １．１ａ・・・周辺バッファブロック、２・・・入力保
護部分、３・・・出力Ｎチャネルトランジスタ部分、４
・・・出力Ｐチャネルトランジスタ部分、５・・・入カ
バ、 ソファ及び出力トランジスタドライブ部分、６・
・・内部論理構成部、１０．１０ａ・・・電極バンド、
１１、ｌｌａ・・・素子チップ、２１・・・素子チップ
、２２．２２ａ・・・電極パッド、２３．２３ａ・・・
周辺バッファブロック。 第２図 第３図 １Ｎ開口ａＧ２−１８８３５２ （４）第４ 図 第５図
第２図は本発明を適用した一実施例の平面レイアウト図
、第３図は他の実施例の平面レイアウト図、第４図及び
第５図は夫々異なる従来の半導体装置の一部の平面構成
図である。 １．１ａ・・・周辺バッファブロック、２・・・入力保
護部分、３・・・出力Ｎチャネルトランジスタ部分、４
・・・出力Ｐチャネルトランジスタ部分、５・・・入カ
バ、 ソファ及び出力トランジスタドライブ部分、６・
・・内部論理構成部、１０．１０ａ・・・電極バンド、
１１、ｌｌａ・・・素子チップ、２１・・・素子チップ
、２２．２２ａ・・・電極パッド、２３．２３ａ・・・
周辺バッファブロック。 第２図 第３図 １Ｎ開口ａＧ２−１８８３５２ （４）第４ 図 第５図
Claims (2)
- （１）内部回路と電極パッドとの間に配設する周辺バッ
ファブロックを素子チップの周辺に配置してなる半導体
装置において、前記周辺バッファブロックを複数個の分
割された矩形状部分で構成するとともに、これら各部分
を素子チップの辺に対して傾いた方向に向けて配列した
ことを特徴とする半導体装置。 - （２）周辺バッファブロックを、入力保護部分、出力ト
ランジスタ部分、入力バッファ及び出力ドライブ部分で
構成し、これら各部分を素子チップ辺に対して０〜４５
度の角度範囲で傾けて配置してなる特許請求の範囲第１
項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2885886A JPS62188352A (ja) | 1986-02-14 | 1986-02-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2885886A JPS62188352A (ja) | 1986-02-14 | 1986-02-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62188352A true JPS62188352A (ja) | 1987-08-17 |
Family
ID=12260079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2885886A Pending JPS62188352A (ja) | 1986-02-14 | 1986-02-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62188352A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5347463A (en) * | 1990-07-03 | 1994-09-13 | Honda Giken Kogyo Kabushiki Kaisha | System and method for line production management |
-
1986
- 1986-02-14 JP JP2885886A patent/JPS62188352A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5347463A (en) * | 1990-07-03 | 1994-09-13 | Honda Giken Kogyo Kabushiki Kaisha | System and method for line production management |
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