JPH03273432A - 半導体集積回路及びこれを用いた並列形乗算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＭＯＳ　トランジスタ等の半導体集積回路及び
これを用いた並列形乗算器に関する。

〔従来技術〕

通常並列形乗算器は、直列形の乗算器と比較して演算速
度が速く、また構成は単位回路の規則的配列で構成され
、しかも単位回路間を接続する配線も規則的であるから
集積回路化に最適である等の利点を有する反面、回路規
模が大きくなるという難点がある。

例えば４×４ピントの並列形乗算器を構成した場合は、
ＮＡＮＯ回路をＭＯＳ　トランジスタ３個を用いて、Ａ
ＮＤ回路をｌ’ｌＯ５ｌ−ランジスタ５個を用いて、Ｏ
Ｒ回路をＭＯＳトランジスタ５個を用いて夫々構成する
ものとすると、第９図に示す如き単位回路Ｍを構成する
のに４０個のＭＯＳ　　トランジスタが必要になり、更
に第１０図に示す如き４×４ビツトの並列形乗算器全体
では６４０個のＭＯＳ　　トランジスタが必要となって
回路規模が極めて大きくなる。

しかも乗算結果を記憶させておくには周辺記憶回路が必
要となるから、更に回路規模が大きくなり、桁上げ信号
の人、出力が加わるために計算速度が遅くなる。

また周辺記憶回路として用いられるものとしてＭＯＳ　
トランジスタのソース、ドレイン領域上にＭＯＳキャパ
シタを設けた構造の半導体集積回路であるＤＲＡＭセル
が広く知られている。

第８図は従来におけるＤＲＡＭセルの断面構造図であり
、図中３１は導電型がｐ型のシリコン基板、３２゜３３
は導電型がｎ゛型の拡散層領域を示している。

拡散層領域３２．３３に跨がる態様で、酸化膜３４を隔
ててゲート電極３５を設けてＭＯＳトランジスタが構成
され、前記該ゲート電極３５にはワード線ＷＬが、また
拡散層領域３３にはピント線ＢＬが接続されている。そ
して拡散層領域３２に隣接してｎ型の拡散領域３６を形
成し、この拡散領域３６上に絶縁膜３７を隔てて電極３
８を設け、メモリキャパシタ３９が形成されており、メ
モリキャパシタに電荷を充電し、またこれから電荷を放
電させることにより記憶素子として機能させるようにな
っている（ＶＬＳＩテクノロジー入門１９８６．平凡社
発行）。

しかしこのような構成にあっては、面積の広いメモリキ
ャパシタ３７がＭＯＳ　トランジスタと平面的に並べた
状態で形成されるために集積度が悪い。

この対策としてＭＯＳ　トランジスタの集積度を高める
べくキャパシタをトレンチの内壁に形成する方法（特開
昭６２−１９０８６８号公報）、或いは垂直壁面にＭＯ
Ｓ　トランジスタを形成する方法等（特開昭６１−１４
０１７０号公報）が提案されている。

〔発明が解決しようとする課題〕

しかしトレンチ内壁、或いは垂直壁面を利用する方法で
は素子の性能を決める薄い酸化膜がエツチング面に形成
されるから、エツチングに際して生じる損傷９凹凸のた
め特性の劣化が避けられないという問題があった。

本発明はかかる事情に鑑みてなされたものであって、そ
の目的とするところは、回路全体の集積度を高め、占有
面積を低減した半導体集積回路、並びに使用トランジス
タ数を減らし、乗算結果の記憶も可能とした並列形乗算
器を提供するにある。

〔課題を解決するための手段〕

本発明にかかる半導体集積回路は、隣接する一方のＭＯ
Ｓ　ｌ−ランジスタのドレイン領域又はソース領域が他
方のＭＯＳ　トランジスタのソース領域又はドレイン領
域と共用される構造で複数のＭＯＳ　トランジスタをマ
トリックス状に配置し、前記ドレイン領域、ソース領域
として共用される領域上に絶縁膜を介在させて電極を積
層形成して？ｌＯＳキャパシタを構成したことを特徴と
する。

本発明にかかる並列乗算器は、２個のＭＯＳ　トランジ
スタと１個のキャパシタとからなる単位回路を複数個マ
トリックス状に配置して構成され、単位回路を構成する
２箇のトランジスタはその一方のソース又はドレインが
他方のドレイン又はソースと接続され、また他方のソー
ス又はドレインはキャパシタと接続されており、更に一
方の？ＩＯＳ　　Ｉ−ランジスタのゲートは行方向に配
列された他の単位回路の一方のＭＯＳトランジスタのゲ
ートと、また他方のＭＯＳトランジスタのゲートは列方
向に配列された他の単位回路の他方のＭＯＳ　トランジ
スタのゲートと夫々接続されており、各単位回路のキャ
パシタは行方向又は列方向に配列された他の単位回路の
キャパシタと相互に接続されていることを特徴とする。

〔作用〕

本発明にあってはこれによって、ＭＯＳ　ｌ−ランジス
タの構造が簡略化され、占有面積が低減される。

また本発明にあっては必要な素子数も低減され、占有面
積も一層低減されることとなる。

〔実施例〕

以下本発明をその実施例を示す図面に基づき具体的に説
明する。

第１図は本発明に係る半導体集積回路を用いて構成した
０〜２の乗算を行う乗算器のパターン図、第２図は第１
図のｎ−ｎ線による断面構造図、第３図は第１図のｍ−
ｌ１ｌ線による断面構造図であり、図中１は導電型がｐ
型のシリコン基板であり、このシリコン基板１の表面に
所要の間隔を隔てて不純物を折目状に注入し、夫々導電
型がｎ゛型の拡散領域２を形成してこの拡散領域２を含
むシリコン基板１の全面にわたって酸化膜３を堆積させ
、この酸化膜３上に前記相隣する拡散領域２，２間のシ
リコン基板１表面と対応する位置にゲー）４ａ。

４ｂ、５ａ、　５ｂを格子状に形成し、各ゲート４ａ、
　４ｂ、５ａ、　５ｂの表面を覆う態様で形成した層間
絶縁用酸化膜６を隔てて前記拡散領域２及びこれに隣接
するゲート４．４上にわたってメモリキャパシタ７の電
極７ａを積層しである。

８は電源Ｖ　ｃｃ接続用の電極である。

これによって複数のＭＯＳ　トランジスタＴｒ、〜Ｔｒ
。

が夫々列方向２行方向に並べてマトリックス状に配列さ
れ、列方向２行方同人々に配列されている各行、各列の
ＭＯＳ　トランジスタはゲートを共用し、また列方向１
行方向及び行１列方向において相隣するＭＯＳ　！−ラ
ンジスタ、例えばＴｒａ＋とＴｒａいまたＭＯＳ　　ｌ
−ランジスタＴｒｏｚとＴｒａ５とは第２，３図に明ら
かな如くその一方のドレイン領域Ｄ（又はソース領域Ｓ
）と、他方のＭＯＳトランジスタＴｒ、におけるソース
領域Ｓ（又はドレイン領域Ｄ）とが−の拡散領域で兼用
された構成となっている。

即ち第１〜第３図においてＭＯＳ　トランジスタＴｒｏ
　。

はゲー）４ａと、その左側の拡散領域により形成される
ソース領域、右側の拡散領域２により形成されるドレイ
ン領域により構成され、またこれと行方向に相隣するＭ
ＯＳ　トランジスタＴｒｏｍはゲー１−４ｂと、ＭＯＳ
　ｌ−ランジスタＴｒ、、のドレイン領域と兼用される
その左側の拡散領域にて形成されるソース領域と、右側
の拡散領域にて形成されるドレイン領域とにより構成さ
れる。

またＭＯＳ　トランジスタＴｒ、、はゲート５ａとＭＯ
ＳトランジスタＴｒ、、のソース領域と兼用されるその
上側の拡散領域にて構成されるソース領域と、下側の拡
散領域にて形成されるドレイン領域とにより構成され、
一方これと列方向に相隣するＭＯＳ　トランジスタＴｒ
、。はゲート５ｂと、ＭＯＳ　トランジスタＴｒｏｔの
ソース領域と兼用される上側の拡散領域にて構成される
ソース領域と、下側の拡散領域にて形成されるドレイン
領域とにより構成される。

更にＭＯＳ　トランジスタＴｒ６ｚはＭＯＳ　トランジ
スタＴｒｏ＋のゲートと兼用されるゲート４ａと、ＭＯ
Ｓ　トランジスタＴｒｔ・のドレイン領域及びＭＯＳ　
トランジスタＴｒｎ。のソース領域と兼用される拡散領
域で構成されるソース領域と、右側のＭＯＳトランジス
タＴｒ、。

のドレイン領域等と兼用される拡散領域にて形成される
ドレイン領域とにより構成され、またＭＯＳトランジス
タＴｒｘｏはＭＯＳ　トランジスタＴｒ、。のゲートと
兼用されるゲート５ａと、ＭＯＳ　トランジスタＴｒ＋
。

のドレイン領域、　　ＭＯＳｌ−ランジスタＴｒａ４の
ソース領域と兼用される拡散領域をソース領域と、ＭＯ
ＳトランジスタＴｒ＊ｔのドレイン領域等と兼用される
拡散領域をドレイン領域とから構成され、この拡散領域
上にはＭＯＳキャパシタ用の電極Ｃ０゜が形成されてい
る。

他のＭＯＳ　！−ランジスタについても実質的に同様な
構成となっている。なお、ＭＯＳキャパシタＣＯ＠　＋
Ｃｏｏ、　Ｃｏ＋＋　　Ｃ＋＋用の電極７は行方向に相
隣する電極同士が相互に接続されて図示しない出力回路
に接続されている。

これによって従来構造の場合は相隣する２箇のＭＯＳト
ランジスタの各ソース、ドレイン領域のための拡散領域
が４箇所必要とされるのに対して本発明回路にあっては
一方のＭＯＳトランジスタのソース領域（又はドレイン
領域）と他方のＭＯＳ　トランジスタのドレイン領域（
又はソース領域）とが共有される結果、拡散層は３箇所
で済み、更にキャパシタはＭＯＳ　トランジスタにおけ
る共用されるソース、ドレイン領域上に重複して形成さ
れるため、特別の形成領域を必要としないこととなる。

第４図は第１図にパターン図で示した０、１゜２の乗算
を行う並列形乗算器の乗算回路図、第５図は第４図に示
す並列形乗算器の単位回路図であリ、乗算器は第５図に
示す如き単位回路を行方向及び列方向に配列して構成さ
れ、列方向に配列されたＭＯＳ　トランジスタＴ　ｒＯ
Ｉ＋　Ｔｒｏｔ　＋　Ｔｒｏｓのゲートには入力信号ｘ
０が、またＭＯＳ　トランジスタＴ　ｒ０４＋　Ｔ　Ｉ
’Ｏ５＋　Ｔ　ｒｏｏのゲートには入力信号Ｘ、が入力
されるようになっており、一方、行方向に配列されたＭ
ＯＳ　トランジスタＴ　ｒｌｌｌ＋　Ｔｒ！Ｏ＋　ＴＦ
２０のゲートは入力信号ｙ０が、またＭＯＳ　トランジ
スタＴｒ４゜ＨＴ　ｒ　Ｓ。、Ｔ、６゜のゲートは入力
信号ｙ、が入力されるようになっている。

また列方向のＭＯＳ　トランジスタＴ、。１のソースは
行方向のＭＯＳトランジスタＴ□０のソースと共に電源
Ｖ　ｃｃに接続され、またドレインはＭＯＳトランジス
タＴｒｏｔ＋Ｔｒｔ。のソースに接続され、更に阿Ｏ５
トランジスタＴｒｏｔのドレインはＭＯＳ　トランジス
タＴ、。Ｓ＋ＴＶ、Ｓ６のソースと共に？１０Ｓキャパ
シタＣ０゜に接続され、これによってＭＯＳ　トランジ
スタＴ、、。Ｉ　＊　’ｒｒｚ。、ＭＯＳキャパシタＣ
０゜からなるＸｏＸ７ｏの乗算用の単位回路Ｎが構成さ
れている。

更にＭＯＳ　トランジスタＴ□。のドレインはＭＯＳト
ランジスタＴｒｏｚ＋Ｔ１．４゜のソースに接続され、
またＭＯＳ　トランジスタＴ　ｒｏ！のドレインは？’
ｌＯＳトランジスタＴｒ、。５＋Ｔｒｓ＋ｅのソースと
共にＭＯＳキャパシタＣ００に接続され、これによって
ＭＯＳ　トランジスタＴｒ＋ｏ　、　　Ｔ、、ｏｚ　、
　　ＭＯＳキャパシタＣＯＧからなるｙ６Ｘ）（６の乗
算用の単位回路Ｎが構成されている。

このような両単位回路が列方向１行方向に複数筒づつ配
列した構成となっている。

第５図は前記第４図に示した乗算器に用いる単位回路Ｎ
、Ｎ’の回路図であり、２箇のＭＯＳ　Ｉ−ランジスタ
、例えばＴ、。＋ｌＴ’ｒｚ。とキャパシタＣ０゜とか
らなり、ＭＯＳトランジスタＴ、、、のソースは電源Ｖ
　ｃｃに、またドレインはＭＯＳ　トランジスタＴｒ！
。

のソースに接続され、ＭＯＳ　トランジスタＴｒ、。の
ドレインはキャパシタＣ０゜に接続され、ＭＯＳ　ｌ−
ランジスタＴｒ０１のゲートは乗数側の電極に、またＭ
ＯＳ　トランジスタＴ、。のゲートは被乗数側の電極に
夫々接続されている。これによってｘ、ｙに同時的にハ
イレベル信号が入力されているときのみ、両ＭＯＳトラ
ンジスタＴ、。Ｉ　、　Ｔｒ！。がオン状態となり、ｘ
、ｙの乗算結果がキャパシタＣ０゜に対する電荷の蓄積
が行われるようになっている。

第６図は４×４ビツト、即ち整数表記でＯ〜１５の数を
乗数・被乗数として取り扱うための並列形乗算器として
、構成した場合のパターン図であり、第１図に示した場
合と同様に図示しないシリコン基板上に枡目状に不純物
を注入して拡散層を形成し、この拡散層上に絶縁膜を積
層し、この絶縁膜上に相隣する枡目状の拡散層に跨がる
態様で入力信号ＸＩＩＸ！　”Ｘ’ｓ−、Ｖｏ＋７＋　
〜）’＋４が入力されるゲー）４ａ〜４ｎ、５８〜５ｎ
を格子状に形成し、行方向及び列方向に多数のＭＯＳ　
トランジスタが第１図に示すパターンと同様の構造でマ
トリックス状に配列形成されている。

行方同１列方向に配列されたＭＯＳ　トランジスタは夫
々人力信号ｘ、〜ｘｌｓｌ　　）’ｏ　−ＶＩｇが入力
されるゲート４ａ〜４ｎ、　５ａ〜５ｎを共用し、また
相隣するＭＯＳ　トランジスタのうちの一方のＭＯＳト
ランジスタにおけるドレイン領域と、相隣する他方のＭ
ＯＳトランジスタにおけるソース領域とは互いに共用さ
れた構造となっている。ゲート４ａ〜４ｎ、　５ａ〜５
ｎの表面にはこれを跨ぐ態様で眉間絶縁Ｍ（図示せず）
が形成され、この眉間絶縁膜を被せたゲート４８〜４ｎ
、５８〜５ｎで囲われた枡目状の拡散層上にキャパシタ
用の電極が行方向において相互に接続された態様で形成
されている。

このような本発明に係る並列形乗算器と、第９゜１０図
に示す従来の並列形乗算器とにおける乗数のピント数毎
の必要なゲート数、ソース数、ドレイン数、ソース・ド
レイン・キャパシタ用、及び素子分離数を比較してみる
と表１及び第７図に示す如（になる。

（以下余白） 表 １ （以　下　余　白） 表１から明らかな如（、乗数のビット数が４迄の範囲で
はゲート数、ソース数、ドレイン数、ソース・ドレイン
・キャパシタ数、素子分離数のいずれにおいても従来乗
算器に比較して本発明乗算器の方が少なくなっている。

ただ乗数のビット数が５のときはゲート数を除いてソー
ス・ドレイン・キャパシタ数、素子分離数ともに少なく
なっている。また乗数のビット数が６を越えるとゲート
数。

ソース・ドレイン・キャパシタ数、素子分離数のいずれ
においても本発明の並列形乗算器の方が多くなることか
ら５×５ビツト迄、望ましくは４×４ビツト迄の並列形
乗算器に通用して本発明は優れた効果を奏することが解
る。

第７図は横軸に整数の場合の乗数、被乗数の値を、また
縦軸に素子数を示している。グラフ中実線は本発明乗算
器の、また破線は従来乗算器の結果を示している。

このグラフから明らかな如く乗数が１７迄の場合は１５
を除いて本発明の乗算器を用いるのが従来の乗算器を用
いるよりも素子数が少なくなることが解る。

また本発明乗算器では従来乗算器が必要とされていた外
部記憶素子が不要となり、−層小型化が容易となる。

〔効果〕

以上の如く本発明装置及び本発明乗算器にあっては各半
導体素子の占有面積が大幅に縮小され、また素子数の大
幅な低減が図れて素子の占有面積が減少し、高集積化が
図れ、並列形乗算器における回路規模が減少される等本
発明は優れた効果を奏するものである。

【図面の簡単な説明】

第１図は本発明に係る半導体集積回路を用いた東軍器の
パターン図、第２図は第１図のｎ−ｍ線による断面構造
図、第３図は第１図のｍ−ｍ線による断面構造図、第４
図は第１図に示す乗算器における乗算回路のパターン図
、第５図は第１．　４図に示す乗算回路に用いた単位回
路図、第６図は本発明に係る４×４ビット並列形乗算器
のパターン図、第７図は本発明に係る並列形乗算器と従
来の並列形乗算器との素子数を示すグラフ、第８図は一
般的なりＲＡＭメモリセルの断面構造図、第９図は一般
的な並列乗算用単位回路図、第１０図は従来の４×４ビ
ツトの乗算器のブロック図である。 １・・・シリコン基板　　２・・・拡散領域　　３・・
・絶縁膜　　４ａ、　４ｂ〜４ｎ、５ａ、　５ｂ〜５ｎ
−ゲート　　６・・・層間絶縁膜　　７・・・キャパシ
タ電極　　Ｔｒｏ＋Ｔｒｏｔ　−Ｔｒｈｏ　−ＭＯＳ　
トランジスタ　　　Ｃｏ　ｏ　＋Ｃ＋ａ＋　　Ｃｏａｔ
　　Ｃ目°−’キャパシタ　Ｘ＋　””Ｘ’ｓ、Ｙ。 〜ｙ、４・・・入力信号

Claims (1)

1. 【特許請求の範囲】 １、隣接する一方のＭＯＳトランジスタのドレイン領域
   又はソース領域が他方のＭＯＳトランジスタのソース領
   域又はドレイン領域と共用される構造で複数のＭＯＳト
   ランジスタをマトリックス状に配置し、前記ドレイン領
   域、ソース領域として共用される領域上に絶縁膜を介在
   させて電極を積層形成してＭＯＳキャパシタを構成した
   ことを特徴とする半導体集積回路。 ２、２個のＭＯＳトランジスタと１個のキャパシタとか
   らなる単位回路を複数個マトリックス状に配置して構成
   され、単位回路を構成する２箇のトランジスタはその一
   方のソース又はドレインが他方のドレイン又はソースと
   接続され、また他方のソース又はドレインはキャパシタ
   と接続されており、更に一方のＭＯＳトランジスタのゲ
   ートは行方向に配列された他の単位回路の一方のＭＯＳ
   トランジスタのゲートと、また他方のＭＯＳトランジス
   タのゲートは列方向に配列された他の単位回路の他方の
   ＭＯＳトランジスタのゲートと夫々接続されており、各
   単位回路のキャパシタは行方向又は列方向に配列された
   他の単位回路のキャパシタと相互に接続されていること
   を特徴とする並列形乗算器。