JP2012186510A5 - - Google Patents

Description

以上説明してきたように、本発明に係る半導体記憶装置によれば、異なる導電型の能動領域をチャネル電流方向が平行となるように配置し、かつチャネル電流方向と直交する方向の隣接セル間で分離されている。また、当該能動領域にゲート電極パターンを全て直交させている。これにより、ゲート電極パターンのアライメントずれによってセル内のトランジスタサイズが殆ど変化しない、或いは変化しても一律に変化させることができる。これは、本発明をＳＲＡＭセルに適用した場合、そのインバータ特性が変化しないためデータ保持特性等のメモリセル特性について期待した特性が得られ、またメモリセルアレイ内、或いはチップ間で特性バラツキが低減される。
この平行配置された能動領域およびゲート電極のパターン形成時に位相シフト法の適用が容易化され、この超高解像度パターン形成技術によって、高集積、大容量の半導体記憶装置が実現できる。

本発明の特徴および適用可能なＳＲＡＭセルタイプは、大まかには、以下の点に集約できる。
特徴１：ｐ型能動領域とｎ型能動領域を、それぞれに形成されるトランジスタのチャネル電流方向が平行となるように配置し、かつ、それぞれがチャネル電流方向と直交する方向の隣接セル間で分離する（タイプＣ）。
特徴２：電源電圧供給線を、層間絶縁層の貫通溝を導電材料で埋め込んだ溝配線とする（タイプＡ〜Ｃ）。
特徴３：電源電圧供給線へのコンタクト構造を２層コンタクトを用いて形成する（タイプＡ〜Ｃ）。
特徴４：ビット線接続配線層を溝配線により形成する（タイプＣ）。
特徴５：電源電圧供給線の一方を溝配線とした場合、他方を上層メタル配線とし、かつ、配線方向と直交する２セル間で連結したパターンとする（好適にはタイプＣ、タイプＡとＢも適用可）。
特徴６：２つの記憶ノード配線層の形成膜を２層とし、その上層側のエッチング保護膜を一方の配線層パターンにて形成しておき、他方の配線層パターンにて下層の導電膜をパターンニングする際に、エッチング保護層をエッチングマスクとして機能させて２つの記憶ノード配線層を同時形成する（好適にはタイプＣ、タイプＡとＢも適用可）。

Claims (5)

1. お互いに直列に接続されてそれぞれのゲートが共通に接続されたｎ型の駆動トランジスタとｐ型の負荷トランジスタとからそれぞれが構成され、入力と出力が交叉して接続された２つのインバータと、前記２つのインバータの一方の入力と他方の出力との共通ノードに接続されたｎ型の第１のアクセストランジスタと、前記２つのインバータの一方の出力と他方の入力との共通ノードに接続されたｎ型の第２のアクセストランジスタと、をそれぞれが含む複数のメモリセルを有し、
   各メモリセルにおいて、
   各前記トランジスタが形成されている能動領域の全ては、前記メモリセルに含まれる全ての前記トランジスタのチャネル電流方向が当該メモリセル内で互いに平行となるように配置され、かつ、前記チャネル電流方向と直交する方向の隣接メモリセル間でそれぞれ分離され、
   前記ゲートは、各インバータを構成する前記駆動トランジスタと前記負荷トランジスタにおいて共有され、該各インバータを構成する駆動トランジスタが形成されているｐ型の能動領域と該各インバータを構成する負荷トランジスタが形成されているｎ型の能動領域とにそれぞれ交差する直線状の共通ゲート線であり、
   各インバータを構成する前記駆動トランジスタと該駆動トランジスタに接続された前記第１または第２のアクセストランジスタとは、該駆動トランジスタのゲートと該アクセストランジスタのゲートとの間のｐ型の能動領域に形成されたｎ型不純物領域によって接続されており、
   前記駆動トランジスタが形成されているｐ型の能動領域に形成され、かつ前記共通ゲート線に隣接したｎ型不純物領域のうち、前記駆動トランジスタのゲートとアクセストランジスタのゲートとの間のｐ型の能動領域に形成されたｎ型不純物領域と前記共通ゲート線に対して反対側のｎ型不純物領域に、共通電位線が電気的接続線によって接続され、該電気的接続線は配線およびプラグのいずれか一方または両方を含み、該電気的接続線は、単層または複数層の構造を有し、
   前記負荷トランジスタが形成されているｎ型の能動領域に形成され、かつ前記共通ゲート線に隣接したｐ型不純物領域のうち、前記駆動トランジスタのゲートとアクセストランジスタのゲートとの間のｐ型の能動領域に形成されたｎ型不純物領域と前記共通ゲート線に対して反対側のｐ型不純物領域に、電源線が電気的接続線によって接続され、該電気的接続線は配線およびプラグのいずれか一方または両方を含み、該電気的接続線は、単層または複数層の構造を有し、
   前記共通電位線および前記共通電位線に接続された電気的接続線からなる構造体の少なくとも一部、ならびに前記電源線および前記電源線に接続された前記電気的接続線からなる構造体の少なくとも一部、のいずれか一方または両方が、層間絶縁膜内に形成された溝配線からなる、
   半導体記憶装置。
2. 前記共通電位線および前記共通電位線に接続された電気的接続線からなる構造体の一部、ならびに前記電源線および前記電源線に接続された前記電気的接続線からなる構造体の一部、のいずれか一方または両方が、前記チャネル電流方向と直交している、
   請求項１に記載の半導体記憶装置。
3. 前記共通電位線および前記共通電位線に接続された電気的接続線からなる構造体の一部に対して、前記共通電位線および前記共通電位線に接続された電気的接続線からなる構造体の他の少なくとも一部が直交している、
   請求項２に記載の半導体記憶装置。
4. 前記電源線および前記電源線に接続された前記電気的接続線からなる構造体の一部に対して、前記電源線および前記電源線に接続された前記電気的接続線からなる構造体の他の少なくとも一部が直交している、
   請求項２に記載の半導体記憶装置。
5. 前記共通電位線および前記共通電位線に接続された電気的接続線からなる構造体の少なくとも一部、ならびに前記電源線および前記電源線に接続された前記電気的接続線からなる構造体の少なくとも一部、のいずれか一方または両方が、前記チャネル電流方向と直交する方向の隣接メモリセル間で共有されている、
   請求項１〜４のいずれか１項に記載の半導体記憶装置。