JPH05136372A - スタテイツクｒａｍのメモリセルおよびそのメモリセルアレイ - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、ワードトランジスタのゲートとド
ライバトランジスタのゲートとの配置を変えることによ
り、ワード線を１本にして、メモリセル面積の縮小を図
り、ＳＲＡＭを高集積化する。 【構成】 第１，第２のインバータ11，12よりなるフリ
ップフロップ13とワードトランジスタ14，15とにより構
成したＳＲＡＭのメモリセル10であって、各ワードトラ
ンジスタ14，15を１本のワード線18で形成し、ワード線
18の一方側に第１のインバータ11のドライバトランジス
タ23のゲート27を設け、同他方側に第２のインバータ12
のドライバトランジスタ24のゲート28を設ける。上記メ
モリセル10を一行に複数個配置したメモリセル行を複数
行設けたメモリセルアレイ（図示せず）であって、各偶
数行目に配置したメモリセルを、各奇数行目に配置した
メモリセルに対しておよそ１／２セル分だけ同一方向側
にずらしたものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、スタティックＲＡＭの
メモリセルとそのメモリセルアレイに関するものであ
る。

【０００２】

【従来の技術】メモリ容量が２５６キロビット以上４メ
ガビット以下のスタティックＲＡＭ（以下ＳＲＡＭと記
す）は、ワードトランジスタを形成する１本のワード線
の一方側に、２個のドライバトランジスタが配置されて
いた。ところが、１６メガビット以上のメモリ容量を有
するＳＲＡＭでは、薄膜トランジスタ（ＴＦＴ）を負荷
としたメモリセルが主流になり、これに適したパターン
が必要になる。

【０００３】そこで、図８に示すようなパターン構成の
ＳＲＡＭのメモリセルが提案されている。図では、一例
としてＳＲＡＭのメモリセル８０の構成部品のうち、１
層目の多結晶シリコン膜で形成されるワード線８１，８
２とドライバトランジスタのゲート８３，８４とを示
す。図に示すように、一つのメモリセル８０には、２本
のワード線８１，８２が平行に配設されている。そして
上記２本のワード線８１，８２の間には、ドライバトラ
ンジスタのゲート８３，８４が当該各ワード線８１，８
２に対して平行に配設されている。

【０００４】

【発明が解決しようとする課題】しかしながら、上記構
成のＳＲＡＭのメモリセルでは、一つのメモリセル内に
２本のワード線を有するために、メモリセル面積が大き
くなる。

【０００５】本発明は、上記課題を解決するためになさ
れたもので、メモリセルの面積を縮小したＳＲＡＭのメ
モリセルとそのメモリセルアレイを提供することを目的
とする。

【０００６】

【課題を解決するための手段】本発明は、上記目的を達
成するためになされたＳＲＡＭのメモリセルとそのメモ
リセルアレイである。すなわち、第１，第２のインバー
タで形成したフリップフロップとそれに接続する２個の
ワードトランジスタとにより構成したスタティックＲＡ
Ｍのメモリセルであって、各ワードトランジスタを一本
のワード線で形成するとともに、第１のインバータにお
けるドライバトランジスタのゲートをワード線の一方側
に設け、第２のインバータにおけるドライバトランジス
タのゲートをワード線の他方側に設けたものである。

【０００７】また各第１，第２のインバータのドライバ
トランジスタのゲート領域の一部を、ワードトランジス
タのビット線側拡散層領域にオーバラップする状態に設
けたものである。

【０００８】メモリセルアレイは、上記メモリセルを一
行に複数個配置し、そのメモリセル行を複数行設けると
ともに、偶数行目に配置したメモリセルを、奇数行目に
配置したメモリセルに対しておよそ１／２セル分だけ同
一方向側にずらして設けたものである。

【０００９】

【作用】上記構成のＳＲＡＭのメモリセルでは、各ワー
ドトランジスタのゲートを１本のワード線で形成したこ
とにより、メモリセル面積が縮小される。さらにドライ
バトランジスタのゲート領域の一部を、ワードトランジ
スタのビット線側拡散層領域にオーバラップする状態に
設けたことにより、メモリセル面積がさらに縮小され
る。

【００１０】また上記構成のメモリセルアレイでは、偶
数行目のメモリセル行に配置したメモリセルを、奇数行
目のメモリセル行に配置したメモリセルに対しておよそ
１／２セル分だけ同一方向側にずらして配置する。これ
により、メモリセルの境界において、行方向に隣り合う
メモリセルを境界面に対して鏡面対称に配置したり、列
方向に隣り合うメモリセルを境界面の中央の点に対して
回転対称に配置する必要がなくなる。このため、メモリ
セル間の境界領域を有効に用いることができ、メモリセ
ルアレイの面積が縮小される。

【００１１】

【実施例】本発明の第１の実施例を図１に示すレイアウ
ト図および図２に示す回路構成図により説明する。図に
示すように、ＳＲＡＭのメモリセル１０は、第１，第２
のインバータ１１，１２（図１には図示せず）の入力端
子と出力端子とを交差結合して形成したフリップフロッ
プ１３（図１には図示せず）と２個のワードトランジス
タ１４，１５とで構成されている。

【００１２】上記ワードトランジスタ１４，１５の各ゲ
ート１６，１７は、１本のワード線１８（実線の斜線で
示す部分）で形成されている。上記ゲート１６の一方側
にはビット線側拡散層領域１９が形成されていて、他方
側には記憶ノード側領域２１が形成されている。また上
記ゲート１７の一方側にはビット線側拡散層領域２０が
形成されていて、他方側には記憶ノード側領域２２が形
成されている。

【００１３】さらに上記第１のインバータ１１では、ド
ライバトランジスタ２３と負荷素子２５とが直列接続さ
れている。同様に、上記第２のインバータ１２では、ド
ライバトランジスタ２４と負荷素子２６とが直列接続さ
れている。各ドライバトランジスタ２３，２４は、例え
ばＭＯＳ型トランジスタで形成されている。また各負荷
素子２５，２６は、例えばＭＯＳ型の薄膜トランジスタ
で形成されている。

【００１４】上記ワード線１８の一方側には上記ドライ
バトランジスタ２３のゲート２７（破線の斜線で示す部
分）が設けられていて、同他方側には上記ドライバトラ
ンジスタ２４のゲート２８（破線の斜線で示す部分）が
設けられている。そしてドライバトランジスタ２３のド
レイン領域は前記ワードトランジスタ１４の記憶ノード
側領域２１と共用し、ドライバトランジスタ２４のドレ
イン領域は前記ワードトランジスタ１５の記憶ノード側
領域２２と共用している。また上記ゲート２７に対して
当該記憶ノード側領域（ドライバトランジスタ２３のド
レイン領域）２１の反対側には、当該ドライバトランジ
スタ２３のソース領域２９が設けられている。さらに上
記ゲート２８に対して当該記憶ノード側領域（ドライバ
トランジスタ２４のドレイン領域）２２の反対側には、
当該ドライバトランジスタ２４のソース領域３０が設け
られている。

【００１５】上記各負荷素子２５，２６には電源線３１
が接続されていて、上記各ドライバトランジスタ２３，
２４のソース領域２９，３０には接地線３２（図１では
図示せず）が接続されている。また上記ビット線側拡散
層領域１９には第１のビット線３３（図１には図示せ
ず）が接続されていて、上記ビット線側拡散層領域２０
には第２のビット線３４（図１には図示せず）が接続さ
れている。

【００１６】上記構成のＳＲＡＭのメモリセル１０（以
下メモリセル１０と記す）では、ワード線１８の両側に
各ドライバトランジスタ２３，２４のゲート２７，２８
を設けたことにより、従来のＳＲＡＭのメモリセルより
もワード線が１本少なくなるので、その分だけメモリセ
ル１０の面積を縮小することが可能になる。

【００１７】そして上記メモリセル１０では、ワード線
１８とドライバトランジスタ２３，２４の各ゲート２
７，２８とがほぼ平行に配置されているので、例えばレ
ベンソン型の位相シフト法によってパターン形成するこ
とが可能になる。すなわち、図３のゲートパターンのレ
イアウト図に示す如くに、例えばメモリセル１０のワー
ド線１８の位相を１８０°に設定し、ドライバトランジ
スタの各ゲート２７，２８の位相を０°に設定する。こ
の場合には、ドライバトランジスタの各ゲート２７，２
８に並列に隣接する他のメモリセル６０，７０のドライ
バトランジスタの各ゲート６１，７１の位相を１８０°
に設定し、上記メモリセル６０，７０の各ワード線６
２，７２の位相を０°に設定する。このように、パター
ンの位相は、０°，１８０°，０°，１８０°というよ
うに、１列ごとに１８０°ずつ変えて設定する。

【００１８】次に第２の実施例を図４のレイアウト図お
よび図５に示す図４中のＡ−Ａ線断面図により説明す
る。なお図では、上記第１の実施例と同様の構成部品に
は同一番号を付す。図に示すＳＲＡＭのメモリセル５０
は、上記第１の実施例で説明したスタティックＲＡＭの
メモリセル１０（図１参照）において、ドライバトラン
ジスタ２３のゲート２７の一部と負荷素子（図示せず）
とのコンタクト部３７を、ワードトランジスタ１５のビ
ット線側拡散層領域２０にオーバラップする状態に配設
し、かつドライバトランジスタ２４のゲート２８の一部
と負荷素子（図示せず）とのコンタクト部３８を、ワー
ドトランジスタ１４のビット線側拡散層領域１９にオー
バラップする状態に配設したものである。コンタクト部
３７とビット線側拡散層領域２０との間のゲート絶縁膜
３９と、コンタクト部３８とビット線側拡散層領域１９
との間のゲート絶縁膜（図示せず）とは、ともにゲート
２７，２８の各ゲート絶縁膜４０，（図示せず）よりも
厚く形成されている。

【００１９】上記ＳＲＡＭのメモリセル５０では、コン
タクト部３７がワードトランジスタのビット線側拡散層
領域２０にオーバラップする状態に配設されているとと
もに、コンタクト部３８がワードトランジスタのビット
線側拡散層領域１９にオーバラップする状態に配設され
ているので、ビット線側拡散層領域１９，記憶ノード側
領域２１とソース領域３０との間の素子分離領域４１の
幅、およびビット線側拡散層領域２０，記憶ノード側領
域２２とソース領域２９との間の素子分離領域４１の幅
を狭くすることが可能になる。このため、メモリセル５
０の面積は、第１の実施例で説明したメモリセル１０の
面積よりもさらに縮小される。

【００２０】次に上記ゲート絶縁膜４０の製造方法を、
図６に示す図５中のゲート絶縁膜の製造工程図により説
明する。図６の（１）に示すように、例えば通常の素子
分離技術によって、単結晶シリコンよりなる半導体基板
４２に酸化シリコンよりなる素子分離領域４１を形成し
た後、通常のホトリソグラフィー技術によって、半導体
基板４２上にレジストでイオン注入マスク４３を形成す
る。その際に、半導体基板４２上には、予め酸化膜４４
を形成しておく。その後、ビット線側拡散層領域２０
〔１９（図４参照）〕の上層に、例えばヒ素（Ａｓ⁺ ）
をイオン注入する。

【００２１】次いで図６の（２）に示す如く、前記酸化
膜４４を除去した後に、例えば熱酸化法によって、当該
半導体基板４２の上層にゲート絶縁膜４０を形成する。
このとき、ヒ素をイオン注入した領域の上層にＮ⁺ 拡散
層４５が形成され、このＮ⁺ 拡散層４５の上層は、半導
体基板４２の上層よりも増速酸化される。このため、Ｎ
⁺ 拡散層４５の上層に形成されるゲート絶縁膜４０の膜
厚は、半導体基板４２の上層に形成されるゲート絶縁膜
４０の膜厚よりも厚くなる。

【００２２】続いて図６の（３）に示すように、例えば
化学的気相成長法によって、ゲート絶縁膜４０側の全面
に多結晶シリコン膜を形成した後、通常のホトリソグラ
フィー技術とエッチングとによって、ゲート２７，〔２
８（図４参照）〕を形成する。またこのとき、ワード線
１８（図４参照）も同時に形成される。したがって、ゲ
ート２７（２８）とビット線側拡散層領域２０（１９）
との絶縁性が確保される。

【００２３】次に複数の上記第１の実施例で説明したメ
モリセル１０（または上記第２の実施例で説明したメモ
リセル５０）を複数個配設したメモリセルアレイを、図
７の概略レイアウト配線図により説明する。なお図では
一例として、一行に３個のメモリセル１０を配置したメ
モリセル行を４行設けた場合を説明する。図に示すよう
に、メモリセルアレイ１００には、４行のメモリセル行
１１１，１１２，１１３，１１４が設けられている。し
かも、偶数行目のメモリセル行１１２，１１４に配置し
たメモリセル１０は、奇数行目のメモリセル行１１１，
１１３に配置したメモリセル１０に対しておよそ１／２
セル分だけ同一方向側にずらして配置されている。なお
複数個のメモリセル１０を複数行設けた場合も、上記同
様に、奇数行のメモリセル１０に対して、偶数行のメモ
リセル１０は１／２セル分だけ同一方向側にずらして配
置される。

【００２４】いま、例えば図の上から３行目のメモリセ
ル行１１３のメモリセル１０（実線の斜線で示す部分）
に着目する。このメモリセル１０の一方のビットコンタ
クト部４６は、当該メモリセル１０と隣接する上から２
行目のメモリセル行１１２（破線の斜線で示す部分）の
メモリセル１０における一方のビットコンタクト部（４
７）と共用状態になっている。また実線の斜線で示した
メモリセル１０の他方のビットコンタクト部４７は、こ
のメモリセル１０と隣接する上から４行目のメモリセル
行１１４のメモリセル１０（一点鎖線の斜線で示す部
分）における一方のビットコンタクト部（４６）と共用
状態になっている。

【００２５】上記メモリセル行１１１，１１３に配置し
たメモリセル１０のうちの同一列のメモリセル１０のビ
ットコンタクト部４６が第１のビット線３３で接続され
ている。またメモリセル行１１２，１１４に配置したメ
モリセル１０のうちの同一列のメモリセル１０のビット
コンタクト部４７が第２のビット線３４で接続されてい
る。したがって、各奇数行目のメモリセル１０のうちの
同一列のメモリセル１０のビットコンタクト部４６，４
７は、ビット線対４８（ビット線３３，３４）で接続さ
れる。各偶数行目のメモリセル１０のうちの同一列のメ
モリセル１０のビットコンタクト部４７，４６は、ビッ
ト線対４９（ビット線３４，３３）で接続される。

【００２６】上記構成のメモリセルアレイ１００では、
各偶数行目のメモリセル行１１２に配置したメモリセル
１０を各奇数行目のメモリセル行１１１に配置したメモ
リセル１０に対しておよそ１／２セル分だけ同一方向側
にずらして配置した。このため、行方向に隣り合うメモ
リセルを境界面に対して鏡面対称に配置したり、列方向
に隣り合うメモリセルを境界面の中央の点に対して回転
対称に配置する必要がなくなる。したがって、メモリセ
ル間の境界領域を有効に用いることができるので、メモ
リセルアレイ１００の面積が縮小される。

【００２７】

【発明の効果】以上、説明したように請求項１の発明に
よれば、ワード線の両側に各ドライバトランジスタのゲ
ートを配設したので、メモリセル面積を縮小することが
可能になる。さらに請求項２の発明によれば、ドライバ
トランジスタのゲート領域の一部を、ワードトランジス
タのビット線側拡散層領域にオーバラップする状態に配
設したので、メモリセル面積をさらに縮小するとができ
る。また請求項３の発明によれば、偶数行に配設した各
メモリセルを、奇数行に配設した各メモリセルに対して
およそ１／２セル分だけ同一方向側にずらして設けたの
で、メモリセル間の距離を狭めることができる。このた
め、メモリセルアレイの面積を縮小することができる。
よって、メモリセルの高集積化を図ることが可能にな
る。

【図面の簡単な説明】

【図１】第１の実施例のレイアウト図である。

【図２】第１の実施例の回路構成図である。

【図３】第１の実施例のゲートパターンのレイアウト図
である。

【図４】第２の実施例のレイアウト図である。

【図５】図４中のＡ−Ａ線断面図である。

【図６】図５中のゲート絶縁膜とゲートの製造工程図で
ある。

【図７】第３の実施例の概略レイアウト配線図である。

【図８】従来例のレイアウト図である。

【符号の説明】

１０ ＳＲＡＭのメモリセル（メモリセル） １１ 第１のインバータ １２ 第２のインバータ １３ フリップフロップ １４ ワードトランジスタ １５ ワードトランジスタ １６ （ワードトランジスタの）ゲート １７ （ワードトランジスタの）ゲート １８ ワード線 １９ （ワードトランジスタの）ビット線側拡散層領域 ２０ （ワードトランジスタの）ビット線側拡散層領域 ２３ ドライバトランジスタ ２４ ドライバトランジスタ ２５ 負荷素子 ２６ 負荷素子 ２７ （ドライバトランジスタの）ゲート ２８ （ドライバトランジスタの）ゲート ３７ （負荷素子２５とゲート２７との）コンタクト部 ３８ （負荷素子２６とゲート２８との）コンタクト部 ５０ ＳＲＡＭのメモリセル（メモリセル） １００ メモリセルアレイ １１１ 奇数行目のメモリセル行 １１２ 偶数行目のメモリセル行 １１３ 奇数行目のメモリセル行 １１４ 偶数行目のメモリセル行

Claims (3)

【特許請求の範囲】
1. 【請求項１】 第１のインバータと第２のインバータと
   で形成したフリップフロップと当該フリップフロップに
   接続する２個のワードトランジスタとにより構成したス
   タティックＲＡＭのメモリセルであって、 前記各ワードトランジスタのゲートを１本のワード線で
   形成するとともに、 前記ワード線の一方側に、前記第１のインバータにおけ
   るドライバトランジスタのゲートを設け、 前記ワード線の他方側に、前記第２のインバータにおけ
   るドライバトランジスタのゲートを設けたことを特徴と
   するスタティックＲＡＭのメモリセル。
2. 【請求項２】 前記請求項１記載のスタティックＲＡＭ
   のメモリセルにおいて、 前記第１，第２のインバータにおける各ドライバトラン
   ジスタのゲート領域の一部を、前記ワードトランジスタ
   のビット線側拡散層領域にオーバラップする状態に設け
   たことを特徴とするスタティックＲＡＭのメモリセル。
3. 【請求項３】 前記請求項１または前記請求項２記載の
   スタティックＲＡＭのメモリセルを一行に複数個配置し
   たメモリセル行を複数行設けたメモリセルアレイであっ
   て、 前記メモリセル行のうちの偶数行目に配置したメモリセ
   ルを、前記メモリセル行のうちの奇数行目に配置したメ
   モリセルに対しておよそ１／２セル分だけ同一方向側に
   ずらして配置したことを特徴とするメモリセルアレイ。