KR20000013468A - 스태틱 랜덤 억세스 메모리 장치의 제조 방법 - Google Patents

Abstract

스태틱 랜덤 억세스 메모리(SRAM) 장치의 제조 방법이 개시되어 있다. 활성 영역이 정의된 반도체 기판의 상부에 게이트 절연층을 형성한다. 결과물의 상부에 제1 도전층을 증착하고 이를 패터닝하여 게이트를 형성한다. 결과물의 상부에 제1 절연층 및 제2 도전층을 차례로 증착한다. 제2 도전층을 패터닝하여 박막 트랜지스터의 게이트를 형성한다. 결과물의 상부에 박막 트랜지스터의 게이트 절연층으로 제공되는 제2 절연층을 형성한다. 제2 절연층 및 제1 절연층을 식각하여 제2 도전층, 제1 도전층 및 활성 영역을 노출시키는 콘택홀을 형성한다. 콘택홀을 포함한 제2 절연층의 상부에 제3 도전층을 증착하고 이를 패터닝하여 박막 트랜지스터의 채널을 형성한다. 활성 영역, 전송 트랜지스터 및 구동 트랜지스터의 게이트, 박막 트랜지스터의 게이트 및 박막 트랜지스터의 채널을 서로 연결시키기 위한 콘택홀을 한번에 형성함으로써 단차 부위를 근본적으로 제거할 수 있다.

Description

스태틱 랜덤 억세스 메모리 장치의 제조 방법

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 서로 겹쳐지는 다수의 콘택홀을 한번에 형성하여 단차를 해소하고 공정을 단순화시킬 수 있는 스태틱 랜덤 억세스 메모리(static random access memory; 이하 "SRAM"이라 한다) 장치의 제조 방법에 관한 것이다.

두 개의 전송 트랜지스터(access transistor), 두 개의 구동 트랜지스터 (driver transistor) 및 두 개의 부하 소자(load device)로 구성되는 SRAM 장치는 다이나믹 랜덤 억세스 메모리(dynamic random access memory; DRAM)에 비해 메모리 용량면에서는 떨어지지만 사용하기 쉽고 고속이기 때문에, 마이크로 컴퓨터 시스템이나 단말기기 등의 중·소규모 시스템용 메모리로서 광범위한 분야에서 사용되고 있다. SRAM 장치의 메모리 셀은 플립플롭(flip flop)을 구성하는 부하 소자의 차이에 따라 3종류로 나뉘어지는데, 부하 소자로서 디플리션(depletion)형 NMOS 트랜지스터를 사용하는 디플리션 부하형, 고저항의 폴리실리콘을 사용하는 고저항 폴리실리콘 부하형 및 PMOS 트랜지스터를 사용하는 CMOS형이 바로 그것이다.

이 중, CMOS형 메모리셀은 스탠드-바이(stand-by) 전류를 줄여 소비 전력을 현저하게 감소시킬 수 있을 뿐만 아니라, 소비 전력, 소프트 에러(soft-error) 면역성 및 셀 안정화 등의 여러 측면에서 취약점이 많은 고저항 폴리실리콘 부하형 메모리 셀의 문제점을 해결할 수 있기 때문에 차세대 SRAM 셀로 도입되고 있다. 그러나, 이러한 CMOS형 메모리 셀을 2차원적으로 형성할 경우, 단위 메모리 셀이 차지하는 면적이 현저하게 증가하여 소자의 집적도를 저하시키는 요인으로 작용하게 된다. 이에 따라, 반도체 기판의 표면에 두 개의 NMOS 전송 트랜지스터와 두 개의 NMOS 구동 트랜지스터만 형성하고, 그 상부에 PMOS 트랜지스터를 박막 트랜지스터(thin film transistor: TFT)로 형성하는 방법이 개발되었다. 상기 PMOS 박막 트랜지스터는 하부 게이트(bottom gate) 구조, 상부 게이트(top gate) 구조, 또는 하부 게이트와 상부 게이트를 동시에 갖는 이중 게이트(double gate) 구조로 형성되는데, 현재는 하부 게이트 구조가 가장 많이 사용되고 있다.

그러나, 이와 같은 박막 트랜지스터를 형성하는 방법은 수직 방향으로의 단차를 증가시키며, 이에 따라 사진 공정에서 초점 심도(depth of focus; DOF)가 감소되고 식각 공정에서 과도식각 마진(over-etch margin)을 확보하기 어렵게 된다. 특히, SRAM은 하나의 전원을 두 개의 트랜지스터로 전달하기 위해 여러개의 콘택홀들을 겹쳐서 형성하여야 하므로, 이러한 콘택홀들을 형성할 때 사진 공정의 초점 심도 문제 및 식각 공정의 과도 식각 마진 부족이 심하게 발생하여 소자의 고집적화에 큰 장애가 되고 있다.

도 1 내지 도 5는 종래 방법에 의한 SRAM 장치의 제조 방법을 설명하기 위한 단면도들이다.

도 1을 참조하면, 통상적인 소자분리 공정에 의해 반도체 기판(10)의 상부에 필드 산화막(12)을 형성하여 상기 기판(10)에 활성 영역을 정의한 후, 상기 활성 영역의 상부에 전송 트랜지스터 및 구동 트랜지스터의 게이트 절연층(도시하지 않음)을 형성한다. 이어서, 상기 결과물의 상부에 제1 도전층(14)을 증착하고 이를 사진식각 공정으로 패터닝함으로써 전송 트랜지스터 및 구동 트랜지스터의 게이트를 형성한다. 바람직하게는, 상기 제1 도전층(14)은 폴리실리콘층과 텅스텐 실리사이드층이 적층된 폴리사이드층으로 형성한다. 여기서, 상기 제1 도전층(14)은 활성 영역의 엣지에 얼라인되도록 패터닝된다.

도 2를 참조하면, 상기 제1 도전층(14)이 형성된 결과물에 n형 불순물을 이온주입하여 전송 트랜지스터 및 구동 트랜지스터의 소오스/드레인 영역(도시하지 않음)을 형성한다. 이어서, 상기 결과물의 상부에 제1 절연층(16)으로서, 예컨대 고온 산화막(high temperature oxide; HTO)을 1000Å의 두께로 형성한 후, 사진식각 공정을 통해 상기 제1 절연층(16)을 식각하여 활성 영역과 제1 도전층(14) 및 후속 공정에서 형성될 제2 도전층을 연결시키기 위한 제1 콘택홀(18)을 형성한다. 여기서, 상기 제1 콘택홀(18)은 제1 도전층(14)과 활성 영역의 양측에 오버랩되도록 형성되어 상기 제1 도전층(14)과 활성 영역을 노출시킨다.

도 3을 참조하면, 상기 제1 콘택홀(18)이 형성된 결과물의 상부에 제2 도전층(20)으로서, 예컨대 폴리실리콘층을 1000Å의 두께로 증착하고 이를 사진식각 공정으로 패터닝하여 박막 트랜지스터의 게이트를 형성한다. 이때, 상기 제2 도전층(20)은 제1 콘택홀(18)을 통해 그 하부의 제1 도전층(14)과 활성 영역에 연결된다.

도 4를 참조하면, 상기 제2 도전층(20)이 형성된 결과물의 상부에 제2 절연층(22)으로서, 예컨대 고온 산화막을 500Å의 두께로 증착하여 박막 트랜지스터의 게이트 절연층을 형성한다. 이어서, 사진식각 공정으로 상기 제2 절연층(22)을 식각하여 제2 도전층(20)을 노출시키는 제2 콘택홀(24)을 형성한다.

도 5를 참조하면, 상기 제2 콘택홀(24)이 형성된 결과물의 상부에 제3 도전층(26)으로서, 예컨대 폴리실리콘층을 350Å의 두께로 증착하여 박막 트랜지스터의 채널을 형성한다. 상기 제3 도전층(26)은 제2 콘택홀(24)을 통해 박막 트랜지스터의 게이트인 제2 도전층(20)에 연결된다. 이어서, 사진공정을 통해 상기 결과물의 상부에 포토레지스트막 패턴(도시하지 않음)을 형성하고, 이를 식각 마스크로 이용하여 상기 제3 도전층(26)을 건식 식각한다.

상술한 종래 방법에 의하면, 박막 트랜지스터의 채널로 사용되는 제3 도전층(26)을 패터닝하기 위한 사진 공정시 그 하부 구조물에 의한 1000Å 정도의 단차, 즉 박막 트랜지스터의 게이트용 제2 도전층(20) 상에서의 단차는 물론 제1 및 제2 콘택홀(18, 24)이 적층된 부분의 단차로 인하여 초점 심도(DOF)가 감소하여 상기 단차 부위에 포토레지스트 스컴(scum)이 남게 된다. 또한, 약 350Å의 얇은 두께를 갖는 제3 도전층(26)을 건식 식각할 때 상기 단차 부위를 극복하기 위하여 100% 이상의 과도 식각을 실시하여야 하는데, 그 하지층인 제2 절연층(22)의 두께도 500Å 정도로 얇기 때문에 상기 제3 도전층(26)의 식각은 선택비가 높은 조건으로 진행하여야 한다. 따라서, 상기 제2 절연층(22)에 대한 선택비의 한계로 인하여 제2 절연층(22)에 피팅(pitting)이 발생하게 되며, 이러한 피팅의 발생을 막기 위하여 과도 식각량을 적게 할 경우에는 상기 단차 부위에 제3 도전층(26)의 잔류물(stringer)이 발생하게 된다.

상술한 문제를 해결하기 위하여 스페이서(spacer)를 사용하여 단차 부위를 완화시키는 방법이 사용되고 있는데, 상기 방법에 의하면 증착 및 식각 공정이 각각 추가되어 비용이 증가하는 문제가 있다.

따라서, 본 발명의 목적은 서로 겹쳐지는 다수의 콘택홀을 한번에 형성하여 단차를 해소하고 공정을 단순화시킬 수 있는 SRAM 장치의 제조 방법을 제공하는데 있다.

도 1 내지 도 5는 종래 방법에 의한 SRAM 장치의 제조 방법을 설명하기 위한 단면도들이다.

도 6 내지 도 11은 본 발명에 의한 SRAM 장치의 제조 방법을 설명하기 위한 단면도들이다.

<도면의 주요 부분에 대한 부호의 설명>

100 : 반도체 기판 102 : 필드 산화막

104 : 제1 도전층 106 : 제1 절연층

110 : 제2 도전층 112 : 제2 절연층

114 : 스택 콘택홀 116 : 제3 도전층

상기 목적을 달성하기 위하여 본 발명은, 활성 영역이 정의된 반도체 기판의 상부에 게이트 절연층을 형성하는 단계; 상기 결과물의 상부에 제1 도전층을 증착하고 이를 패터닝하여 게이트를 형성하는 단계; 상기 결과물의 상부에 제1 절연층 및 제2 도전층을 차례로 증착하는 단계; 상기 제2 도전층을 패터닝하여 박막 트랜지스터의 게이트를 형성하는 단계; 상기 결과물의 상부에 박막 트랜지스터의 게이트 절연층으로 제공되는 제2 절연층을 형성하는 단계; 상기 제2 절연층 및 제1 절연층을 식각하여 상기 제2 도전층, 제1 도전층 및 활성 영역을 노출시키는 콘택홀을 형성하는 단계; 및 상기 콘택홀을 포함한 제2 절연층의 상부에 제3 도전층을 증착하고 이를 패터닝하여 박막 트랜지스터의 채널을 형성하는 단계를 구비하는 것을 특징으로 하는 SRAM 장치의 제조 방법을 제공한다.

바람직하게는, 상기 제1 도전층은 폴리실리콘층과 금속 실리사이드층이 적층된 폴리사이드층으로 형성한다.

바람직하게는, 상기 제2 도전층은 폴리실리콘으로 형성한다.

바람직하게는, 상기 제3 도전층은 폴리실리콘으로 형성한다.

바람직하게는, 상기 제3 도전층을 증착하는 단계 전에, 상기 콘택홀이 형성된 결과물의 상부에 금속 실리사이드층을 증착하고 상기 콘택홀의 내부에만 금속 실리사이드층이 남도록 패터닝하는 단계를 더 구비한다.

또한, 상기 목적을 달성하기 위하여 본 발명은, 활성 영역이 정의된 반도체 기판의 상부에 게이트 절연층을 형성하는 단계; 상기 결과물의 상부에 제1 도전층을 증착하고 이를 패터닝하여 게이트를 형성하는 단계; 상기 결과물의 상부에 제1 도전층을 증착하고 이를 에치백(etch-back)하여 상기 기판의 표면을 평탄화시키는 단계; 상기 결과물의 상부에 제2 도전층을 증착하고 이를 패터닝하여 박막 트랜지스터의 게이트를 형성하는 단계; 상기 결과물의 상부에 박막 트랜지스터의 게이트 절연층으로 제공되는 제2 절연층을 형성하는 단계; 상기 제2 절연층 및 제1 절연층을 식각하여 상기 제2 도전층, 제1 도전층 및 활성 영역을 노출시키는 콘택홀을 형성하는 단계; 및 상기 콘택홀을 포함한 제2 절연층의 상부에 제3 도전층을 증착하고 이를 패터닝하여 박막 트랜지스터의 채널을 형성하는 단계를 구비하는 것을 특징으로 하는 SRAM 장치의 제조 방법을 제공한다.

상술한 바와 같이 본 발명에 의하면, 활성 영역, 전송 트랜지스터 및 구동 트랜지스터의 게이트, 박막 트랜지스터의 게이트 및 박막 트랜지스터의 채널을 서로 연결시키기 위한 콘택홀을 한번에 형성함으로써 단차 부위를 근본적으로 제거한다. 따라서, 상기 박막 트랜지스터의 채널로 제공되는 도전층을 패터닝하기 위한 사진 및 식각 공정 각각의 마진을 충분히 확보할 수 있다. 또한, 콘택홀을 한번에 형성함으로써 사진 및 식각 공정의 각 횟수를 줄여 공정 단순화를 달성할 수 있으며, 각 층의 손실과 열화를 방지할 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.

도 6 내지 도 11은 본 발명에 의한 SRAM 장치의 제조 방법을 설명하기 위한 단면도들이다.

도 6은 전송 트랜지스터 및 구동 트랜지스터의 게이트(104)를 형성하는 단계를 도시한다. 먼저, 통상적인 소자분리 공정을 수행하여 반도체 기판(100)의 상부에 필드 산화막(102)을 형성함으로써 상기 기판(100)에 활성 영역을 정의한 후, 상기 활성 영역의 상부에 전송 트랜지스터 및 구동 트랜지스터의 게이트 절연층(도시하지 않음)을 형성한다. 이어서, 상기 게이트 절연층이 형성된 결과물의 상부에 제1 도전층(104)을 증착하고 이를 사진식각 공정으로 패터닝함으로써 전송 트랜지스터 및 구동 트랜지스터의 게이트를 형성한다. 이때, 상기 제1 도전층(104)은 활성 영역의 엣지에 얼라인되도록 패터닝된다. 바람직하게는, 상기 제1 도전층(104)은 폴리실리콘층과 텅스텐 실리사이드층이 적층된 폴리사이드층으로 형성한다.

도 7은 제1 절연층(106)을 형성하는 단계를 도시한다. 상기 제1 도전층(104)이 형성된 결과물에 n형 불순물을 이온주입하여 전송 트랜지스터 및 구동 트랜지스터의 소오스/드레인 영역(도시하지 않음)을 형성한다. 이어서, 상기 결과물의 상부에 제1 절연층(106)으로서, 예컨대 고온 산화막(HTO)을 화학 기상 증착(chemical vapor deposition; CVD) 방법에 의해 약 1000Å의 두께로 증착한다.

도 8은 박막 트랜지스터의 게이트(110)를 형성하는 단계를 도시한다. 상기와 같이 제1 절연층(106)을 형성한 후, 연속적으로 상기 제1 절연층(106)의 상부에 제2 도전층(110)으로서, 예컨대 폴리실리콘층을 저압 화학 기상 증착(low pressure CVD; LPCVD) 방법에 의해 약 1000Å의 두께로 증착한다. 이어서, 사진식각 공정으로 상기 제2 도전층(110)을 패터닝하여 박막 트랜지스터의 게이트를 형성한다.

도 9는 제2 절연층(112)을 형성하는 단계를 도시한다. 상기와 같이 박막 트랜지스터의 게이트(110)를 형성한 후, 결과물의 상부에 제2 절연층(112)으로서, 예컨대 고온 산화막을 약 500Å의 두께로 증착하여 박막 트랜지스터의 게이트 절연층을 형성하는 단계를 도시한다.

도 10은 스택 콘택홀(114)을 형성하는 단계를 도시한다. 상기와 같이 제2 절연층(112)을 형성한 후, 사진식각 공정으로 상기 제2 절연층(112) 및 제1 절연층(106)을 건식 식각하여 활성 영역, 제1 도전층(104) 및 제2 도전층(110)을 노출시키는 스택 콘택홀(114)을 형성한다. 상기 스택 콘택홀(114)은 활성 영역, 제1 도전층(104), 제2 도전층(110) 및 후속 공정에서 형성될 제3 도전층을 서로 연결시키는 역할을 한다.

도 11은 박막 트랜지스터의 채널(116)을 형성하는 단계를 도시한다. 상기와 같이 스택 콘택홀(114)을 형성한 후, 결과물의 상부에 제3 도전층(116)으로서, 예컨대 폴리실리콘층을 약 350Å의 두께로 증착한다. 이어서, 상기 제3 도전층(116)을 사진식각 공정으로 패터닝하여 박막 트랜지스터의 채널을 형성한다.

또한, 본 발명의 바람직한 다른 실시예에 의하면, 도 7에서 제1 절연층(106)을 증착한 후 상기 제1 절연층(106)을 에치백하여 전체적인 결과물의 단차를 해소시킨 다음, 그 위에 박막 트랜지스터의 게이트로 제공되는 제2 도전층(110)을 형성한다.

또한, 본 발명의 바람직한 또다른 실시예에 의하면, 도 10에서 스택 콘택홀(114)을 형성한 후 결과물의 상부에 금속 실리사이드층, 예컨대 텅스텐 실리사이드층을 증착하고 이를 패터닝하여 상기 스택 콘택홀(114)의 내부에만 텅스텐 실리사이드층을 남김으로써 콘택 저항을 감소시킨다. 이어서, 도 11에서와 같이 박막 트랜지스터의 채널로 제공되는 제3 도전층(116)을 증착한다.

상술한 바와 같이 본 발명에 따른 SRAM 장치의 제조 방법에 의하면 다음과 같은 효과들을 얻을 수 있다.

첫째, 활성 영역, 전송 트랜지스터 및 구동 트랜지스터의 게이트, 박막 트랜지스터의 게이트 및 박막 트랜지스터의 채널을 서로 연결시키기 위한 콘택홀을 한번에 형성함으로써 단차 부위를 근본적으로 제거한다. 따라서, 상기 박막 트랜지스터의 채널로 제공되는 도전층을 패터닝하기 위한 사진 및 식각 공정 각각의 마진을 충분히 확보할 수 있다.

둘째, 콘택홀을 한번에 형성함으로써 사진 및 식각 공정의 각 횟수를 줄여 공정 단순화를 달성할 수 있다.

셋째, 콘택홀을 한번에 형성하므로 각각의 층이 식각 공정에 의해 받는 손상을 줄일 수 있어 각 층의 손실과 열화를 방지할 수 있다.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

1. 활성 영역이 정의된 반도체 기판의 상부에 게이트 절연층을 형성하는 단계;

   상기 결과물의 상부에 제1 도전층을 증착하고 이를 패터닝하여 게이트를 형성하는 단계;

   상기 결과물의 상부에 제1 절연층 및 제2 도전층을 차례로 증착하는 단계;

   상기 제2 도전층을 패터닝하여 박막 트랜지스터의 게이트를 형성하는 단계;

   상기 결과물의 상부에 박막 트랜지스터의 게이트 절연층으로 제공되는 제2 절연층을 형성하는 단계;

   상기 제2 절연층 및 제1 절연층을 식각하여 상기 제2 도전층, 제1 도전층 및 활성 영역을 노출시키는 콘택홀을 형성하는 단계; 및

   상기 콘택홀을 포함한 제2 절연층의 상부에 제3 도전층을 증착하고 이를 패터닝하여 박막 트랜지스터의 채널을 형성하는 단계를 구비하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 장치의 제조 방법.
2. 제1항에 있어서, 상기 제1 도전층은 폴리실리콘층과 금속 실리사이드층이 적층된 폴리사이드층으로 형성하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 장치의 제조 방법.
3. 제1항에 있어서, 상기 제2 도전층은 폴리실리콘으로 형성하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 장치의 제조 방법.
4. 제1항에 있어서, 상기 제3 도전층은 폴리실리콘으로 형성하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 장치의 제조 방법.
5. 제1항에 있어서, 상기 제3 도전층을 증착하는 단계 전에, 상기 콘택홀이 형성된 결과물의 상부에 금속 실리사이드층을 증착하고 상기 콘택홀의 내부에만 금속 실리사이드층이 남도록 패터닝하는 단계를 더 구비하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 장치의 제조 방법.
6. 활성 영역이 정의된 반도체 기판의 상부에 게이트 절연층을 형성하는 단계;

   상기 결과물의 상부에 제1 도전층을 증착하고 이를 패터닝하여 게이트를 형성하는 단계;

   상기 결과물의 상부에 제1 절연층을 증착하고 이를 에치백하여 상기 기판의 표면을 평탄화시키는 단계;

   상기 결과물의 상부에 제2 도전층을 증착하고 이를 패터닝하여 박막 트랜지스터의 게이트를 형성하는 단계;

   상기 결과물의 상부에 박막 트랜지스터의 게이트 절연층으로 제공되는 제2 절연층을 형성하는 단계;

   상기 제2 절연층 및 제1 절연층을 식각하여 상기 제2 도전층, 제1 도전층 및 활성 영역을 노출시키는 콘택홀을 형성하는 단계; 및

   상기 콘택홀을 포함한 제2 절연층의 상부에 제3 도전층을 증착하고 이를 패터닝하여 박막 트랜지스터의 채널을 형성하는 단계를 구비하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 장치의 제조 방법.
7. 제6항에 있어서, 상기 제1 도전층은 폴리실리콘층과 금속 실리사이드층이 적층된 폴리사이드층으로 형성하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 장치의 제조 방법.
8. 제6항에 있어서, 상기 제2 도전층은 폴리실리콘으로 형성하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 장치의 제조 방법.
9. 제6항에 있어서, 상기 제3 도전층은 폴리실리콘으로 형성하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 장치의 제조 방법.
10. 제6항에 있어서, 상기 제3 도전층을 증착하는 단계 전에, 상기 콘택홀이 형성된 결과물의 상부에 금속 실리사이드층을 증착하고 상기 콘택홀의 내부에만 금속 실리사이드층이 남도록 패터닝하는 단계를 더 구비하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 장치의 제조 방법.