KR920001915B1 - 다이나믹 랜덤 액세스 메모리 세포 및 그 제조방법 - Google Patents

Abstract

내용 없음.

Description

다이나믹 랜덤 액세스 메모리 세포 및 그 제조방법.

제1도는 종래의 홈형 축전기를 가지는 메모리 세포의 일 예에 대한 단면도.

제2도는 종래의 재결정화를 이용한 메모리 세포에 대한 단면도.

제3도는 본 발명의 일실시예로서 SOI를 이용한 메모리 세포의 배열을 나타낸 개략도.

제4도는 제3도의 A-A선 단면도.

제5a∼t도는 본 발명의 일실시예에 따른 메모리 세포의 제조과정을 나타낸 단면도.

* 도면의 주요부분에 대한 부호의 설명

31 : 활성화 영역 32 : 홈

33 : 상대전극 34, 35, 36, 37 : 게이트 전극 혹은 워드선

38 : 콘택트 39, 40, 41 : 금속배선 혹은 배드선

42 : 규소기판

43, 45, 48, 50, 56, 60, 63, 65, 66, 67, 68, 69, 73 : 규소산화막

44 : 표면규소층 46, 49, 51, 52, 53, 57 : 규소질화막

47 : 필드 산화막 54, 55 : 다결정 규소

58 : P⁺영역 59 : N⁺영역

61, 62, 64 : N⁺다결정 규소 70 : 게이트 규소 산화막

71 : 소오스 72 : 드레인

본 발명은 SOI(Sillicon On Insulation)를 이용한 메모리 소자에 관한 것으로, 특히 재결정화 방법을 사용하지 않고 SOI구조를 직접 홈형 추전기를 가지는 메모리 소자에 이용하여 배열의 효율을 높이고 축전용량을 크게 할수 있도록 한 다이나믹 랜덤 액세스 메모리 세포 및 그 제조방법에 관한 것이다.

일반적으로 다이나믹 랜덤 액세스 메모리 세포(Dynamic random acces memory cell, 이하 줄여서 메모리 세포로 표기함)는 축전용량기(storage capacitor)의 구조를 기준으로 할때 크게 적층형(stacked-type)과 홀형(Trench-type)으로 나눌 수 있으며 최근에 메모리 소자(또는 기억소자)의 용량이 메가(Meah. 10⁶)급 이상으로 높아지면서 홈형의 축전용량기(이하 축전기로 표기함)구조가 점차많이 채택되어지고 있다.

홈형의 메모리세포는 주로 규소기판이 표면에 만들어지지만 에피택시(Epitaaxy)기법을 이용한 메모리 세포의 구조도 많이 발표되고 있다. 각각의 구조들에 대하여 대표적인 예를 제1도 및 제2도에 도시하였다.

제1도는 규소기판에 형성된 홈형 축전기를 가지는 메모리세포의 일예에 대한 단면도로서, 각 활성화영역은 두꺼운 필드산화막(Field oxide)(2)으로 전기적 격리가 되어 있으며 메모리 세포의 축전기는 규소기판(1)내에 형성된 홈(3)내에 배치되어 있다. 홈(3)의 규소기판(1)쪽 표면에는 n+층(4)이 형성되어 축전전극(sttorage electrode)의 역할을 하며 홈(3)의 내측표면에는 규소산화막(5)을 형성하여 축전기의 유전체로서 작용하도록 하였다.

홈(3)을 n+로 도우핑된 다결정 규소로 채우고 포토리소그라피(Photo litho graphy)작업을하여 상대전극(couvter-electrode)(6)을 형성하였다. 게이트 규소산화막(7)과 게이트 전극 또는 워드선(8)을 형성하고 소오스(9)와 드레인(10)을 형성하면 이들에 의해 이송트랜지스터가 완성된다. 소오스(9)와 n+층 (4)은 서로 연결되어 축전전극으로 작용을 한다.

규소산화막(12)을 통하여 드레인(10)위에 콘텍트(11)를 형성하고 금속배선 혹은 비트선(13)과 연결시켜 하나의 메모리 세포가 구성되도록 한다.

그리고 제2도는 SOI모스트랜지스터의 아랫부분에 홈형 축전기를 위치시킨 재결정화를 이용한 메모리 세포의 배열상태를 도시한 것으로, 메모리 세포의 축전기는 규소기판(14)내에 형성된 홈(15)에 배치되어 있다.

규소기판(14)는 고농도로 도우핑(10¹⁷cm^-3이상)된 P형으로 축전기의 상대전극이 되며 규소산화막(16)은 축전기의 유전체가 된다.

홈(15)을 채우고 있는 n+다결정 규소(17)는 축전전극의 역할을 하게 된다.

규소산화막(18)을 통하여 제1콘택트(19)를 형성하고 다결정규소층을 형성한 뒤 재결정화(recry stalliz-ation)을 수행한 다음 활성화 영역(20)을 정의 한다.

게이트 규소산화막(21)과 게이트 혹은 우드선(22)를 형성하고 소오스(23)와 드레인(24)을 형성하면 이들에 의해 이송트랜지스터가 완성된다.

소오스(23)와 n⁺다결정규소(17)층은 서로 연결되어 축전 전극으로 작용을 한다.

규소산화막(25)을 통하여 드레인(24)위에 제2콘텍트(26)를 형성하고 금속배선 혹은 비트선(27)과 연결시켜 하나의 메모리 세포가 구성되도록 한다.

그러나 제1도 및 제2도에 도시된 종래의 메모리 세포에서는 배열의 효율성이 높지 않게 되는 문제점이 있으며 특히 제2도에 도시된 메모리 세포를 제작하는 과정에서는 다결정규소의 재결정화가 어렵게 되는 기술적인 단점이 있어 제조공정이 까다로운 단점이 있었다.

이에 따라 본 발명은 재결정화 방법을 사용하지 않고 SOI구조로 직접 홈형 축전기를 갖도록 한 다이나믹 랜덤 액세스 메모리 세포 및 그 제조방법을 제공하는 것을 그 목적으로 한다.

또한 본 발명은 이송트랜지스토의 소오스와 축전전극을 콘택트 없이 연결시켜 배열의 효율을 높여주는 것을 또 다른 목적으로 한다.

이를 위하여 본 발명은 SOI의 표면 규소층에 활성화 영역을 형성하는 단계와, 상기 활성화 영역의 양쪽 끝부분에 홈의 일부를 겹쳐서 배치하는 단계와, 상기 홈의 마스크로 삼층의 유전막을 이용하는 단계와, 반응성 이온부식과 유전막들의 증착을 혼용하여 다결정규소를 남긴 뒤 홈을 형성시키는 단계와, 규소산화막과 규소질화막을 마스크로 이용하여 홈을 선택적으로 불소 도우핑시키는 단계와, 상기의 다결정규소를 이용하여 축전 전극과 이송 트랜지스터의 소오스를 연결시키는 단계들을 규합하여 메모리 세포를 제조함으로써 배열효율이 향상되도록 한 것이다.

본 발명의 일 실시예와 그 제조순서를 첨부된 도면에 의하여 상세히 기술하여 보면 다음과 같다.

제3도는 본 발명의 일실시예를 도시한 개략도로서 SOI구조를 이용한 메모리 세포의 배열을 나타낸 것이다.

30은 단위세퍼(unit cell)를, 31은 활성화 영역을, 32는 홈을, 33은 상대전극을, 34, 35, 36, 37은 모두 게이트 전극 혹은 워드선을, 38은 콘택트를, 그리고 39, 40, 41은 모두 금속배선 혹은 비트선을 나타낸다

제4도는 제3도의 A-A선 단면도로서, SOI는 표면 규소층(44), 규소산화막(43)과 규소기판(42)으로 구성되어 있으며, 필드산화막(47)에 의하여 각 활성영역은 전기적으로 격리가 되고, 축전기는 규소기판(42)내에 형성된 홈(32)에 배치되어 있다.

홈(32)의 규소기판(42)쪽 반도체 표면은 고농도 도우핑(10¹⁷cm^-3이상)된 P⁺영역(58)으로서 축전기의 상대전극으로 작용하게 되고, P⁺영역(58)위의 n⁺영역(59)은 축전전극으로 작용하게 된다.

홈(32)의 표면에 형성된 규소산화막(67)은 축전기의 유전체로 작용하고 홈(32)을 채우고 있는 n⁺다결정규소(64)는 또하나의 상대전극이 된다.

이송 트랜지스터는 게이트 규소산화막(70), 게이트 전극 혹은 워드선(34), 소오스(71)와 드레인(72)으로 구성되어 있으며, 소오스(71)와 n⁺영역(59)은 서로 연결되어 함께 축전 전극으로 작용한다.

P⁺영역(58)과 n⁺다결정규소(64)는 같은 전윌 연결되어 축전전극에 대한 상대전극이 된다.

두꺼운 규소산화막(73)을 통하여 드레인(72)에 콘택트(38)을 형성하여 금속배선된 혹은 비트선(39)과 연결시켜 줌으로써 다이나믹 랜덤 액세스 메모리 세포가 완성되게 한 것이다.

제5a∼t도는 본 발명에 따른 메모리 세포의 일 실시예를 제조순서에 따라 도시한 것이다.

제5a도는 SOI에 규소산화막과 규소 직화막을 중착한 상태를 도시한 것으로 규소기판(42), 규소산화막(43)과 표면 규소층(44)으로 구성된 SOI, 특히 사이목스(SIMOX, Siperation by Impoanted Oxygen)웨이퍼(Wafer)를 열산화 시켜 규소산화막(45)을 50nm의 두께로 기르고, 화학적 기상 증착(CVD, Chemical Vapor Deposition)방법으로 규소질화학(46)을 10nm두께로 증착한 것을 나타낸 것이다.

제5b도는 활성화 영역을 정희하기 위한 포토리스 그라피 작업과정을 도시한 것으로, 감광막을 규소질화막(46)위에 덮고 활성화 영역 마스크(mask)작업을 하여 필드지역(field region)을 노출시킨 뒤, 반응성 이온부식(RIE, Reactive Ion Etch)방법으로 규소질화막(46), 규소산화막(45)과 표면규소층(44)을 차례로 건식부식시키되 표면규소층(44)은 두께의 반 정도만 깎아낸다.

다음에 남아있는 감공막을 제거시키면 활성화 영역이 정의 된다.

제5c도는 필드산화막(47)을 형성하는 상태를 도시한 것으로, 노출된 표면규소층(44)을 열산화방법 규소질화막(46)을 길러 SOI의 규소산화막(43)과 완전히 접하도록 한 후, 웨이퍼의 표면에 남아있는 규소질화막(46)과 규소산화막(45)을 부식시켜 표면 규소층(44)을 노출시킨다.

제5d도는 홈의 부식을 위한 마스킹층을 형성하는 상태를 도시한 것으로 화학적 기상증착 방법으로 300nm두께의 규소산화막(48)을 증착하고, 다시 화확적 기상증착방법으로 100nm두께의 규소질화막(49)을 증착한 후, 역시 화학적 기상증착 방법으로 규소산화막(50)을 500nm의 두께로 증착한 것이다.

제5e도는 홈을 형성하는 중간 단계로서 SOI의 규소산화막(43)이 노출될때까지 여러 유전층들을 부식시키는 상태를 도시한 것으로, 감광막을 웨이퍼의 표면에 도포하고 홈 마스크(trench mssk)작업을 하여 홈(32)지역을 노출시킨 뒤 반응성이온 부식 방법으로 규소산화막(50), 규소질화막(49), 규소산화막(48), 표면규소층(44)과 필드산화막(47)을 차례로 반응성 이온 부식시켜 SOI의 규소산화막(43)이 노출되도록 한다.

이때 가능하면 규소와 규소산화막의 부식을 선택비(etch rate selectivety)가 1 : 1이 되도록하여 홈(32)내에 과도한 스텝(step)이 생기지 않도록 한다. 그리고 감광마글 제거하게 되면 폭이 1000nm정도의 홈(32)이 형성되는 과정이 된다.

제5f도는 규소질화막을 웨이퍼에 증착하는 상태를 도시한 것으로 100nm두께의 규소질화막(51)을 저압화학적 기상 중착 방법으로 웨이퍼에 증착하여 홈(32)의 측면에도 같은 두께의 규소질화막(51)이 덮히도록 한 것이다.

제5g도는 규소질화막(51)을 부식시키는 상태를 도시한 것으로, 규소질화막(51)을 반응성이온 부식의 방법으로 부식시켜 홈(32)의 측면의 규소질화막(52)이 남고 아랫부분의 규소산화막(43)이 노출되면서 상면의 규소산화막(50)도 노출되도록 한 것이다.

제5h도는 규소산화막(50), 규소질화막(52)과 규소산화막(43)을 부식시키는 상태를 도시한 것으로, 규소산화막(50), 규소질화막(52)과 규소산화막(43)을 반응성 이온 부식방법으로 부식시켜 규소질화막(49)과 규소기판(42)이 노출되도록 하였다.

이때 규소산화막(43)의 두께에 따라 규소산화막(50)이 다소 남거나 규소질화막(49)이 다소 깎여 나갈수도 있게 되지만 규소질화막(49), 규소질화막(4)과 표면규소층(44)의 측면에 규소질화막(53)이 잔류하도록 한 것이다.

제5i도는 규소산화막(43)의 측면을 부식시키는 상태를 도시한 것으로 홈(32)에 접하여 있는 규소산화막(43)의 측면을 습식 부식방법으로 부식 시키되 부식되는 두께가 300∼400nm정도 되도록하여 필드 산화막(47)의 홈(32)쪽 부분이 다소 깎여 나가도록 한 것이다.

제5j도는 홈(32)을 채우는 상태를 도시한 것으로, 웨이퍼의 표면에 저압 화학적 기상 증착 방법으로 다결정규소(54)를 500nm 이상의 두께로 증착하여 홈(32)을 완전히 채워줌으로써 표면규소층(44)과 규소기판(42)이 서로 다결정규소(54)를 통하여 연결되도록 한 것이다.

제5k도는 홈(32)을 완전히 형성하는 상태를 도시한 것으로, 다결정규소(54)와 규소기판(42)을 반응성 이온 부식방법으로 차례로 부식시키게 되면 규소질화막(49)은 완전히 부식되어 없어지고, 규소산화막(48)과 규소질화막(53)도 다소 깎여 얇은 규소산화막(56)과 규소질화막(57)이 잔류하는 한편, 홈(32)의 측면에 잔류하는 다결정규소(55)에 의해 표면규소층(44)과 규소기판(42)이 연결된 상태를 유지하게 된다.

제5l도는 홈(32)을 붕소 도우핑시키는 상태를 도시한 것으로 붕소를 이온 주입(Ionimplantation)하거나 BN(Boron nitride)웨이퍼로부터 확산시킨 뒤 고온 열처리하여 홈(32)의 표면에 고농도(10¹⁷cm^-3이상)의 P+영역(58)을 만들고, 이때에는 규소산화막(56)과 규소질화막(57)이 확산마스크(diffusion mask)역할을 하므로 표면규소층(44)의 홈(32)쪽 아랫부분만 약간 도우핑 되도록 한 것이다.

제5m도는 홈이 표면에 n⁺영역을 형성하는 상태를 도시한 것으로, 규소산화막(56)의 일부를 습식부식하여 제거한 뒤 감광막을 웨이퍼의 표면에 도포하고, 마스크 작업을하여 n⁺지역을 노출시킨다.

그리고 비소(As)를 이온 주입하여 홈(32)이 표면을 n⁺로 도우핑시킨 다음 감광막을 제거시켜 축전전극이 되는 n⁺영역(59)이 표면규소층(44), 다결정규소(55)와 규소기판(42)에 모두 형성되도록 한 것이다.

제5n도는 축전기의 유전체를 형성하는 상태도를 도시한 것으로, 규소산화막(56)을 습식부식시켜 제거한 다음 열산화함으로서 표면규소층(44)과 함(32)의 내벽에 규소산화막(60)이 10∼20nm의 두께로 형성되도록 한 것이다.

제5o도는 홈(32)을 채우는 상태를 도시한 것으로, 웨이퍼의 표면에 저압 화학적 기상증착 방법으로 n⁺다결정규소(61)를 500nm 이상의 두께로 증착하면서 홈(32)을 완전히 채우도록 한 것이다.

제5p도는 규소산화막을 형성하는 상태를 도시한 것으로, n⁺다결정규소(61)를 건식 부식하면서 250∼300nm 정도를 깎아내어 두께가 다소 얇아진 n⁺다결정규소(62)를 남긴 다음 화학적 기상 증착방법 또는 열산화 방법으로 규소산화막(63)을 200∼300nm의 두께로 형성한 것이다.

제5q도는 상대전극을 형성하는 상태를 도시한 것으로 감광막을 웨이퍼의 표면에 도포하고 마스크 작업을하여 상기의 규소산화막(63)과 n⁺다결정규소(62)를 차례로 건식 부식한 다음 잔류한 n⁺다결정규소(64)를 습식산화하여 측면에 규소산화막(66)이 형성되도록 한 것이다.

제5r도는 규소산화막(60)중 노출된 부분을 제거시키는 상태를 도시한 것으로, 규소산화막(60)의 노출된 부분을 건식 또는 습식 부식으로 제거하여 축전기 영역에만 산화규소막(67)이 잔류하면서 유전체의 역할을 하도록 한 것이다.

제5s도는 게이트 전극과 게이트 규소산화막을 형성하는 상태를 도시한 것으로, 일반적인 NMOS(n-channel metal oxide semiconductor) 공정으로 게이트전극(34), (35), (36)과 게이트 규소산화막(70)을 소정위치에 순차적으로 형성한 상태를 나타낸다.

제5t도는 메모리 소자를 완성시키는 상태를 도시한 것으로, 일반적인 NMOS 공증으로 소오스(71)와 드레인(72)을 n⁺형으로 형성하고, 두꺼운 규소산화막(73)을 통하여 드레인(72)에 콘택트(38)를 형성하고, 드레인(72)과 콘텍트(38)를 통하여 연결되는 금속배선 혹은 비트선(39)을 형성하는 과정을 순차적으로 수행하여 하나의 메모리 세포가 완성되는 것이다.

이와같은 제조공정을 통하여 완성되는 다이나믹 랜덤 액세스 메모리 세포는 SOI구조를 이용하여 이송 트랜지스터의 소오스와 축전전극을 콘택트없이 연결시켜 배열의 효율이 향상되도록 하였으며, 재 결정화 방법을 사용하지 않고 SOI구조를 직접 홈형 축전기를 가지는 메모리 소자에 응용함으로써 축전용량으 크레 하면서 메가 D램 소자에 용융이 가능하도록 한 것임의 알 수 있다.

Claims (7)

1. SOI 구조를 이용한 메모리세포에 있어서, SOI 웨이퍼의 표면 규소층(44)에 활성화영역(31)을 형성하여 이의 양쪽 끝부분과 홈(32)의 일부가 겹치도록 배치하고, 다결정규소(55)를 이용하여 축전전극인 n⁺영역(59)와 이송트랜지스터이 소오스(71)가 직접 연결되도록 구성함을 특징으로하는 다이나믹 랜덤 액세스 메모리 세포.
2. SOI 웨이퍼의 표면규소층(44)에 양쪽 끝이 홈(32)의 일부와 겹치도록 활성화 영역(31)을 형성하는 단계와, 홈(32)을 위한 마스크로 규소산화막(48)과 규소질화막(49) 및 규소산화막(50)의 유전막을 순차적으로 증착하는 단계와, 반응성이온 부식과 다결정규소(54), 규소질화막(51)의 유전막들의 증착을 혼용하여 다결정규소(55)를 남기면서 홈(32)을 형성하는 단계와, 규소산화막(56)과 규소질화막(57)을 마스크로 이용하여 홈(32)을 선택적으로 붕소 도우핑 시키는 단계와, 다결정규소(55)에 의해 채널전극인 n⁺영역(59)과 소오스(71)가 연결되도록 소오스(71), 드레인(72), 콘택트(38) 및 금속배선 혹은 비트선(39)을 형성하는 단계들의 결합으로 이루어짐을 특징으로하는 다이나믹 랜덤 액세스 메모리의 제조방법.
3. 제2항에 있어서, 활성화 영역(31)을 형성하되, 표면규소층(44)에 규소산화막(45)과 규소질화막(46)을 순차적으로 형성하고, 감광막을 마스크로하여 규소산화막(45)과 규소질화막(46)을 순차적으로 건식부식 시킨다음, 역시 건식 부식방법으로 표면 규소층(44)의 두께의 반을 깎아 내고 감광막을 제거한 후 표면규소층(44)을 열산화하여 필드 산화막(47)이 형성되도록 함을 특징으로하는 다이나믹 랜덤 액세스 메모리의 제조방법.
4. 제2항에 있어서, 홈(32)을 위한 마스크로 규소산화막(48), 규소질화막(49)과 규소산화막(50)의 3층 유전막을 증착하는 것을 특징으로하는 다이나믹 랜덤 액세스 메모리의 제조방법.
5. 제2항에 있어서, 홈(32)을 형성하되, 감광막을 마스크로하여 삼층의 유전막(48), (49), (50), 표면규소층(44)과 필드산화막(47)을 순차적으로 반응성 이온 부식시켜 SOI의 규소산화막(43)을 노출시키고 이 구조 위에 규소질화막(51)을 형성한 뒤, 반응성 이온 부식으로 측면의 규소질화막(52)을 남긴다음 상기 규소산화막(43), (50)과 규소질화막(52)을 반응성 이온 부식시켜 규소질화막(49)과 측면의 규소질화막(53)을 잔류시키면서 규소기판(42)을 노출시키고, 규소산화막(43)의 측면을 습식 부식하여 공간을 만든 다음 다결정규소(54)를 증착하여 홈(32)완전히 채운 상태에서 반응성 이온 부식방법을 이용하여 다결정규소(54)와 규소기판(42)을 부식시켜측면 규소질화막(57) 다결정규소(55)와 홈(32)을 형성하고, 잔류규소질화막(57)과 규소산화막(56)을 마스크로하여 붕소를 이온 주입하거나 BN 웨이퍼로부터 확산시켜 P⁺영역(58)을 형성시키도록 함을 특징으로하는 다이나믹 랜덤 액세스 메모리의 제조방법.
6. 제2항에 있어서, 감광막을 마스크로하여 비소를 이온 주입하여 축전전극인 n⁺영역(59)이 규소기판(42), 표면규소층(44)과 다결정규소(55)에 모두 형성되도록 함을 특징으로하는 다이나믹 랜덤 액세스 메모리의 제조방법.
7. 제2항에 있어서, 이송트랜지스터의 소오스(71)와 드레인(72)축전전극인 n⁺영역(59) 및 상대전극인 n⁺다결정규소(64)가 모두 n⁺형이 되도록 함을 특징으로하는 다이나믹 랜덤 액세스 메모리의 제조방법.

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