JPS6218064A - スタテイツク・ライト・リ−ド・メモリにおける交差結合の製作方法 - Google Patents

スタテイツク・ライト・リ−ド・メモリにおける交差結合の製作方法

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JPS6218064A
JPS6218064A JP61154940A JP15494086A JPS6218064A JP S6218064 A JPS6218064 A JP S6218064A JP 61154940 A JP61154940 A JP 61154940A JP 15494086 A JP15494086 A JP 15494086A JP S6218064 A JPS6218064 A JP S6218064A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、スタティック・ライト・リード・メモリ（
ＳＲＡＭ）のｎチャネルＣＭ　ＯＢ　？　Ｉ！ｉ　Ｔと
ｐチャネルＣＭＯ８’ＰＥ！Ｔの間の交差結合を製作す
る方法に関するもので、この方法ではトランジスタのｎ
＋型拡赦区域とｐ１型拡散区域に対する埋込み接触が０
Ｍ０ＥＩ技術の工程によって基板内に作られ、その際ド
ープされたポリシリコンと金属ケイ化物から成るゲート
平面がｎチャネルとｐチャネルトランジスタの間の交差
結合用の補助配線面として使用される。
〔従来の技術〕
スタティック６トランジスタパメモリセルの構成とその
動作様態は例えばリュツケ・マイズ・カー（Ｌａｃｋｓ
、　Ｍｌｚｅ、　（！ａｒｒ　）の著書［半導体メモリ
の設計と応用（８ｅｍｌｃｏｎｄｕｃｔｏｒ　Ｍｅｍｏ
ｒｙＤｅｓｌｇｎ　ａｎｄ　Ａｐｐｌｊｃａｌｏｎ　）
　Ｊに記載され公知であるが、このセルのダイナミック
１トランジスタ・メモリセルに対して持つ欠点の一つは
交差結合を必要とすることに基く占有Ｉｆｉ積の拡大で
ある。
特にＯＭＯ日＠ＳＲＡＭセルの場合ｎチャネルトランジ
スタとｐチャネルトランジスタの間の交差結合には問題
が多層、　　ｎ＋型ドープポリシリコンから成るかある
いはｎ＋ドープのポリシリコンと金属ケイ化物から成る
二重層のゲートを使用する０Ｍ０ＥＩ技術においては１
．！ｌ込み接触をｎ＋ドープ区域とｐ１ドープ区域に対
して同時に製作することは不可能である。交差結合は補
助の金属ブリッジの上に作らなければならないから、セ
ル毎に補助の金属マスクが必要となり実装密度を著しく
低Ｆさせる。
スタティックＲＡＭセルの小型化は例えばポリシリコン
又はアルζニウムから成る補助配線面を使用することに
よって可能となる。この場合配線面毎にフォトリングラ
フィとエツチングとの二つの工程段が遂行される。ｎ＋
型区域とｐ＋型区域に対する埋込み接触の実現はゲート
平面を必要な交差結合（利用することを可能にする。こ
れによって補助配線平面が節約されるかあるいは配線面
の数を一定にして実装密度を高めることができる。
この槌の方法は文献［アイ・イー・ディー・エム・テク
ニカル会ダイジェスト（工ｌ　Ｄ　Ｍ　Ｔｅｃｈｎｉｃ
ａｌｐｔｇｅｓｔ、）　Ｊ　１９８４　　ｐ、　６７〜
７０に記載されているが、この方法はコントロールが困
難な選択ケイ化過程に基くもので、ケイ化処理に先立っ
て実施されるポリシリコン区域の局部的のｎ＋型父はｐ
＋型ドーピングのための複雑なマスク工程段を含む。
〔発明が解決しようとする問題点〕
この発明の目的は、占有画情が小さいスタティック・ラ
イト・リード・メモリ装置の０ＭＯ８技術による製作を
可能にする簡単で複雑なマスクを必要としな込方法を提
供する仁とである。この方法ではゲート平面が必要な交
差結合に利用され。
４ＩＫ６）ランジスタＥＩＲＡＭセルを高い実装密度を
もってメモリ構成ユニット内に形成することができるも
のでなければならない。
ｃ問題点を解決するための手段〕 上記の目的は冒頭に挙げた方法において、埋込み接触用
の区域を開放した後、無ドープのポリシリコンと金属ケ
イ化物から成る二重層を析出させ、ゲート電極と交差結
合の構造を作ることによってゲート平面が形成され、ポ
リシリコン区域と基板内のｎ＋型区域とｐ＋型区域のド
ーピングがそれぞれの型式のトランジスタのソース／ド
レン区域の形成と同時にマスクを使用するイオン注入と
それに続く高温処理によって実現することによつて達成
される。
〔発明の効果〕
この発明の製法は既に提案されて−る０ＭＯ８技術によ
る王権の各段階に深く関連しているものであるが、埋込
み接触のための接触孔のエツチングに際して一つの写真
工程を迫力口することだけによってｎ＋型区域とダ型区
域に対する埋込み接触を備える高実装密度のＲＡＭセル
の製作が可能となる。
〔実施例〕
図面を参照してこの発明の方法により６トランジスタＣ
ＭＯＥＩｊＥＩＲＡＭセルを製作する過程を詳細に説明
する。
第１図に示すようにｎ型にドープされたシリコン基板１
に公知のＣＭＯＢ技術による工程に従ってｐ型にドープ
された皿状領域２を作り、能動トランジスタ区域の公庫
のため慣造化された８１０２層５をＬＯＣ！０８法によ
って作る。図の区域Ａはｎチャネル０Ｍ０ＩＩＩＦＫＴ
であり１区域Ｂけｎチャネル０ＭＯ８１ が作られている。表面区域４に埋込み接触用としてゲー
ト酸化１ｌＡ５にフォトリングラフィによってあけられ
た接触孔がある。
第２図に示すように無ドープのボリンリコン６と充分純
化されたニケイ化タンタル７から成る二重層を全面的に
析出させ，この二重層にゲート電極＋　６／１　７と２
６／２７　ならびに交差結合Ｃを区画する構造を作る．
ボリンリコンは無ドープであるから、これらの両層は一
つの設備内で真空を破ることなく屓次に析出させること
ができる。ｐチャネルトランジスタＢのノース／ドレン
領域に対するフォトレジスト・マスク８全通してのホウ
素イオン注入９は面密度５　Ｘ　１０１５ｃｍ−２，イ
オンエネルギー２　５　ｋｅｖである，このイオン注入
に際して同時にＢ＋イオンがｎチャネル・トランジスタ
の二ケイ化タンタル層２７と交差結合Ｃのニケイ化タン
タル層７の一部に注入される。
第３図に示すように７オトレジスト構造８ｔ−４解除去
した後ｎ型基板１のｐチャネルトランジスタ区域Ｂを覆
う別の７オトレジスト構造１０を作り１面密度５　Ｘ　
１０１５ｃｍ−２，　　イオンエネルギー８　０　ｋｅ
Ｖ　でヒ素又はリンのイオン注入１１を実施し％　ｎチ
ャネルトランジスタＡのノース／ドレン領域を形成させ
る，その際同時にヒ素又はリンがｎチャネル・トランジ
スタのニケイ化メンタル□層１７と交差結合Ｃのニケイ
化タンタル層７の別の部分に注入される。ノース／ドレ
ン領域４図を簡率にするため記入されていない。
第４図に示すようにフリコン基板１又Ｖｉｐ型状区域２
内にトランジスタのノース／ドレン領域を形成させ、注
入されたドーパントを二ケイ化タンタル層７，１７．２
７からポリンリコンゲート層６，１６，２６と埋込み接
触区域４に拡散させるため、フォトレジスト構造ｔｏｔ
１″除去した後箪素／水素雰囲気中で温度９　０　０　
Ｃ，時間約６０分の高温処理を実施する。これにより注
入されたＢ＋イオンとＡｓ−イオンがそのＦの区域に追
い込まれる．最後の金属化過程筐での工程は通虜通り行
われる。図のＴ３，Ｔ４，Ｔ５は６トランジスタ・セル
の三つのトランジスタの区域である。
８ｇ５図にこの発明の方法によって乍られた６トランジ
スタ・８　ＲＡＭセルのレイアウトヲｙｙス。
このセルの占有面積は３７μ？ＭＸ＋２．８μｍ＝４７
４μｍ２　である。各符号は第４図のものに対応する。
ｖｏＤは給電電圧接続端子であり＋ＴＩ乃至Ｔ６　はＭ
Ｏ８電界効果トランジスタである．実線はゲート金属層
を区画し、破線は金属平面内の接触孔区域１２全区画し
５点破線は埋込み受触４（第４図）を区画する。更に二
線分一点線はフィールド酸化漢の繊端を示し、二点−線
分線はｎ型ドープ基板内のｐ型皿状領域の境界を示す．
二重線はワード線ＷＬを表わしている。
第５図から分るように交差結合Ｃはｎチャネル・トラン
ジスタのゲートＴ４からｎチャネル・トランジスタのソ
ース又はドレン領域Ｔ５に達し。
トランジスタＴ５のゲートからｎチャネルトランジスタ
のン：ス／ドレン領域Ｔ４に達している。
この装置の動作回路は前記のリュッケ（ＬＡｃｋｅ）そ
の他の著書によって知ることができる。
【図面の簡単な説明】
第１図乃至第４図はこの発明による製法の主要な４段階
におけるデバイスの断面を示し、第５図はこの発明の方
法によって作られたメモリセルのレイアウトを示す。第
５図において ＴＩ　　乃至Ｔ（Ｈ：ＭＯ８ＦＩＩ！Ｔ、１２：接触孔
区域、ＶＤＤ　：給電電圧接続端子。

Claims (1)

  1. 【特許請求の範囲】 １）ＣＭＯＳ技術の工程に従つてトランジスタのｎ＾＋
    型拡散区域とｐ＾＋型拡散区域に対する埋込み接触を基
    板内（１、２）に作り、その際ドープされたポリシリコ
    ン（６、１６、２６）と金属ケイ化物（７、１７、２７
    ）から成るゲート平面をｎチャネル・トランジスタ（Ａ
    ）とｐチャネル・トランジスタ（Ｂ）の間の交差結合（
    Ｃ）のための補助配線面として使用する方法において、
    ゲート平面（６、７、１６、１７、２６、２７）が埋込
    み接触用の区域（４）の開放後、無ドープのポリシリコ
    ン（６）と金属ケイ化物（７）から成る二重層の析出な
    らびにゲート電極（１６、１７、２６、２７）と交差結
    合（Ｃ）としての構造化によつて作られること、ポリシ
    リコン区域（６、１６、２６）と基板（１、２）内のｎ
    ＾＋型区域とｐ＾＋型区域のドーピングがそれぞれの型
    のトランジスタ（Ａ、Ｂ）のソース／ドレン区域の形成
    と同時にマスク（８、１０）を使用するイオン注入（９
    、１１）とそれに続く高温処理によつて実施されること
    を特徴とするスタティック・ライト・リード・メモリ（
    ＳＲＡＭ）のｎチャネルＣＭＯＳＦＥＴと、ｐチャネル
    ＣＭＯＳＦＥＴの間の交差結合の製作方法。 ２）無ドープ・ポリシリコン（６）と例えば二ケイ化タ
    ンタル（７）から成る二重層が蒸着、スパッタリング又
    はＣＶＤ法によつて作られることを特徴とする特許請求
    の範囲第１項記載の方法。 ３）イオン注入（９、１１）においてホウ素とヒ素ある
    いはリンがドーパントして使用されることを特徴とする
    特許請求の範囲第１項又は第２項記載の方法。 ４）イオン注入後の高温処理が９００℃から９５０℃の
    間の温度で約６０分間実施されることを特徴とする特許
    請求の範囲第１項乃至第３項の少くとも一つに記載の方
    法。 ５）スタティック６トランジスタ・メモリ・セルの製作
    に使用されることを特徴とする特許請求の範囲第１項乃
    至第４項の少くとも一つに記載の方法。
JP61154940A 1985-07-05 1986-07-01 スタテイツク・ライト・リード・メモリにおける交差結合の製作方法 Expired - Lifetime JP2646508B2 (ja)

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