CN217690117U - 一种量子芯片和量子计算机 - Google Patents

Abstract

本申请公开了一种量子芯片及其制备方法和量子计算机，属于量子信息领域。量子芯片包括：第一量子比特和第二量子比特；以及，与所述第一量子比特和所述第二量子比特均不共面的耦合结构，所述耦合结构的频率可调谐，且所述耦合结构的一端和所述第一量子比特耦合连接，另一端和所述第二量子比特耦合连接。制备方法包括：形成第一量子比特和第二量子比特；以及，形成与所述第一量子比特和所述第二量子比特均不共面的耦合结构，所述耦合结构的频率可调谐，且所述耦合结构的一端和所述第一量子比特耦合连接，另一端和所述第二量子比特耦合连接。由于耦合结构不占用量子比特所在的空间，因而有利于量子比特的集成扩展，提高了量子比特的集成扩展程度。

Description

一种量子芯片和量子计算机

技术领域

本申请属于量子信息领域，尤其是量子计算技术领域，特别地，本申请涉及一种量子芯片及其制备方法和量子计算机。

背景技术

量子计算机是一类遵循量子力学规律进行高速数学和逻辑运算、存储及处理量子信息的物理装置。量子计算机的特点主要有运行速度较快、处置信息能力较强、应用范围较广等。与一般计算机比较起来，信息处理量愈多，对于量子计算机实施运算也就愈加有利，也就更能确保运算具备精准性。

超导量子计算可以利用微纳加工技术将量子比特制备到衬底上，具有可集成、可扩展等优越性能。近年来超导量子计算得到了飞速发展，但有利于量子芯片进行集成扩展的结构形式亟待进一步优化。

实用新型内容

为了便于量子芯片进行集成扩展，本申请提供一种量子芯片及其制备方法和量子计算机，以解决现有技术中的不足。

本申请的一个方面提供了一种量子芯片，包括：第一量子比特和第二量子比特；以及，与所述第一量子比特和所述第二量子比特均不共面的耦合结构，所述耦合结构的频率可调谐，且所述耦合结构的一端和所述第一量子比特耦合连接，另一端和所述第二量子比特耦合连接。

如上所述的量子芯片，在一实施方式中，所述第一量子比特和所述第二量子比特位于第一表面，所述耦合结构位于第二表面，且所述第一表面和所述第二表面位于同一基底的相对面。

如上所述的量子芯片，在一实施方式中，所述耦合结构包括：超导量子干涉装置；与所述超导量子干涉装置的一端连接的第一电容元件，且所述第一电容元件与所述第一量子比特电容性耦合；以及，与所述超导量子干涉装置的另一端连接的第二电容元件，且所述第二电容元件与所述第二量子比特电容性耦合。

如上所述的量子芯片，在一实施方式中，所述第一量子比特位于第一基底，所述第二量子比特位于第二基底，所述耦合结构位于第三基底，且所述第一基底、所述第二基底均和所述第三基底互连。

如上所述的量子芯片，在一实施方式中，所述第一基底和所述第二基底在所述第三基底的同一侧。

如上所述的量子芯片，在一实施方式中，所述第一基底和所述第二基底在所述第三基底的相对侧。

如上所述的量子芯片，在一实施方式中，所述耦合结构包括：超导量子干涉装置；与所述超导量子干涉装置的一端连接的第一电容元件，且所述第一电容元件与所述第一量子比特对置形成电容性耦合；以及，与所述超导量子干涉装置的另一端连接的第二电容元件，所述第二电容元件与所述第一电容元件形成于所述第三基底的相对侧，且所述第二电容元件与所述第二量子比特对置形成电容性耦合。

如上所述的量子芯片，在一实施方式中，所述第一量子比特和所述第二量子比特均包括具有非线性电感的约瑟夫森结，所述约瑟夫森结包括叠置的第一超导体、势垒层和第二超导体；且所述第一超导体和所述第二超导体间形成的等效电容与所述非线性电感形成非均匀的能级。

如上所述的量子芯片，在一实施方式中，所述第二超导体包括在所述势垒层上间隔设置的第一部分和第二部分，且所述第一部分和所述第二部分电连接。

如上所述的量子芯片，在一实施方式中，所述第一部分和所述第二部分通过空气桥实现电连接。

本申请的另一个方面提供了一种量子芯片的制备方法，包括以下步骤：形成第一量子比特和第二量子比特；以及，形成与所述第一量子比特和所述第二量子比特均不共面的耦合结构，所述耦合结构的频率可调谐，且所述耦合结构的一端和所述第一量子比特耦合连接，另一端和所述第二量子比特耦合连接。

如上所述的制备方法，在一实施方式中，所述形成第一量子比特和第二量子比特的步骤包括形成第一量子比特于第一基底，并形成第二量子比特于第二基底；所述形成与所述第一量子比特和所述第二量子比特非共面的耦合结构的步骤包括形成耦合结构位于第三基底，且所述第一基底、所述第二基底均和所述第三基底互连。

如上所述的制备方法，在一实施方式中，所述第一基底和所述第二基底在所述第三基底的同一侧。

如上所述的制备方法，在一实施方式中，所述第一基底和所述第二基底在所述第三基底的相对侧。

本申请的第三个方面还提供了一种量子计算机，包括如上所述的量子芯片。

与相关技术相比，本申请提供的方案所涉及的量子芯片，频率可调谐的耦合结构与所述第一量子比特和所述第二量子比特非共面，且该耦合结构的一端和第一量子比特耦合连接，另一端和第二量子比特耦合连接，实现对第一量子比特和第二量子比特耦合作用强度的调控，由于耦合结构不占用量子比特所在的空间，因而有利于量子比特的集成扩展，提高了量子比特的集成扩展程度。

附图说明

图1为相关技术中量子芯片上排布的量子比特的结构示意图；

图2为本申请的第一个实施例提供的一种量子芯片的结构示意图；

图3为本申请的第二个实施例提供的一种量子芯片的结构示意图；

图4为本申请的第三个实施例提供的一种量子芯片的结构示意图；

图5为本申请的一个实施例提供的一种量子比特的结构示意图；

图6为本申请的一个实施例提供的一种量子芯片的制备方法的流程图。

附图标记说明：

1-基底，2-量子比特，3-耦合结构，4-第一互连元件，5-第二互连元件；

11-第一基底，12-第二基底，13-第三基底；

21-第一量子比特，22-第二量子比特；

31-超导量子干涉装置，32-第一电容元件，33－第二电容元件；

201－约瑟夫森结，2011-第一超导体，2012-势垒层，2013-第二超导体， 20131-第一部分，20132-第二部分，2014-空气桥。

具体实施方式

下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能解释为对本申请的限制。

为使本申请实施例的目的、技术方案和优点更加清楚，现在参考附图描述一个或多个实施例，其中，贯穿全文相似的附图标记用于指代相似的组件。在下面的描述中，出于解释的目的，阐述了许多具体细节，以便提供对一个或多个实施例的更透彻的理解。然而，很明显，在各种情况下，可以在没有这些具体细节的情况下实践一个或多个实施例，各个实施例在不矛盾的前提下可以相互结合相互引用。

需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

另外，应该理解的是，当层(或膜)、区域、图案或结构被称作在衬底、层 (或膜)、区域和/或图案“上”时，它可以直接位于另一个层或衬底上，和/ 或还可以存在插入层。另外，应该理解，当层被称作在另一个层“下”时，它可以直接位于另一个层下，和/或还可以存在一个或多个插入层。另外，可以基于附图进行关于在各层“上”和“下”的指代。

根据构建量子比特所采用的不同物理体系，量子比特在物理实现方式上包括超导量子电路、半导体量子点、离子阱、金刚石空位、拓扑量子、光子等。超导量子计算是目前进展最快最好的一种固体量子计算实现方法。由于超导量子电路的能级结构可通过外加电磁信号进行调控，电路的设计定制的可控性强。同时，得益于基于现有的成熟集成电路工艺，超导量子电路具有多数量子物理体系难以比拟的可扩展性。

图1为相关技术中量子芯片上排布的量子比特的结构示意图。

超导量子芯片的关键元器件是约瑟夫森结，Transmons作为一种常用的超导量子芯片的量子比特构造，基本思路是由约瑟夫森结与额外构建的电容极板并联形成能级系统，结合图1所示，量子比特的结构常采用单个对地的电容，及一端接地、另一端与该电容连接的超导量子干涉装置，并且该电容常为十字型平行板电容，参见图1所示，十字型电容板C_q被接地平面(GND)包围，且十字型电容板C_q与接地平面(GND)之间具有间隙，超导量子干涉装置squid 的一端连接至十字型电容板C_q，另一端连接至接地平面(GND)，由于十字型电容板C_q的第一端通常用于连接超导量子干涉装置squid，第二端用于与读取谐振腔耦合，第一端和第二端的附近需要预留一定的空间用于布线，例如，第一端的附近需预留布置xy信号线和z信号线的空间，十字型电容板C_q的另外两端用于与相邻量子比特耦合。这种结构对于量子比特数量的扩展有很大限制，与约瑟夫森结并联的电容极板占用面积较大，一定程度上限制了量子比特的扩展。

为了便于量子芯片进行集成扩展，本申请提供一种量子芯片及其制备方法和量子计算机，以解决现有技术中的不足，它将对第一量子比特和第二量子比特耦合间的耦合强度进行调控的耦合结构布置成与第一量子比特和第二量子比特均不共面的形式，由于耦合结构不占用量子比特所在的空间，因而有利于量子比特的集成扩展，提高了量子比特的集成扩展程度。

图2为本申请的第一个实施例提供的一种量子芯片的结构示意图。

图3为本申请的第二个实施例提供的一种量子芯片的结构示意图。

图4为本申请的第三个实施例提供的一种量子芯片的结构示意图。

参照图2、图3和图4所示，并结合图1所示，本申请的实施例提供的一种量子芯片上形成有量子比特2和耦合结构3，耦合结构3用于实现量子比特 2之间的耦合，为方便实现量子比特2的数量扩展，量子芯片包括：第一量子比特21和第二量子比特22；以及，与所述第一量子比特21和所述第二量子比特22均不共面的耦合结构3，所述耦合结构3的频率可调谐，且所述耦合结构3的一端和所述第一量子比特2122耦合连接，另一端和所述第二量子比特耦合连接。可以理解的是，在本申请提供的实施例中，由于耦合结构3不占用量子比特2所在的空间，因而有利于量子比特2的集成扩展，提高了量子比特2的集成扩展程度。

在本申请的一些实施例中，所述第一量子比特21和所述第二量子比特22 位于第一表面，所述耦合结构3位于第二表面，且所述第一表面和所述第二表面位于同一基底1的相对面。在同一基底1的顶部表面和底部表面分别构建布置量子比特2的电路和耦合结构3的电路，从而可以降低耦合结构3的面积占用对量子比特2的数量扩展的影响，便于实现更多数量的量子比特2的扩展集成。在一些示例中，所述耦合结构3包括：超导量子干涉装置31(squid)；与所述超导量子干涉装置31(squid)的一端连接的第一电容元件32，且所述第一电容元件32与所述第一量子比特21电容性耦合；以及，与所述超导量子干涉装置31(squid)的另一端连接的第二电容元件33，且所述第二电容元件 33与所述第二量子比特22电容性耦合。其中，所述第一电容元件32与所述第一量子比特21可以通过第一TSV结构形成电容性耦合，所述第二电容元件 33与所述第二量子比特22可以通过第二TSV结构形成电容性耦合，示例性的，第一量子比特21、第二量子比特22均位于基底1的顶部表面，所述第一电容元件32、所述第二电容元件33及所述超导量子干涉装置31(squid)均位于底部表面，此外，还形成有贯穿顶部表面和底部表面的第一TSV结构，第一 TSV结构的一端连接所述第一电容元件32，另一端连接焊盘电容，所述第一电容元件32通过焊盘电容与所述第一量子比特21形成电容性耦合。

在本申请的另一些实施例中，所述第一量子比特21位于第一基底11，所述第二量子比特22位于第二基底12，所述耦合结构3位于第三基底13，且所述第一基底11通过第一互连元件4和所述第三基底13互连，所述第二基底 12通过第二互连元件5和所述第三基底13互连，通过在独立基底上构建的耦合结构3将位于不同基底上的量子比特2建立耦合，这种结构形式能够极大的提升量子比特2的数量扩展，例如，将多个第一基底11、多个第二基底12与同一个第三基底13互连，利用第三基底13上的耦合结构3，将第一基底11 上的第一量子比特21和第二基底12上的第二量子比特22耦合。在一实施例中，所述第一基底11和所述第二基底12在所述第三基底13的同一侧，即相对于所述第三基底13，所述第一基底11和所述第二基底12以平铺的形式扩展。在另一实施例中，所述第一基底11和所述第二基底12在所述第三基底 13的相对侧，以层叠的形式实现扩展。在一些示例中，位于第三基底13的所述耦合结构3包括：超导量子干涉装置31(squid)；与所述超导量子干涉装置31(squid)的一端连接的第一电容元件32，且所述第一电容元件32与所述第一量子比特21对置形成电容性耦合；以及，与所述超导量子干涉装置31 (squid)的另一端连接的第二电容元件33，所述第二电容元件33与所述第一电容元件32形成于所述第三基底13的相对侧，且所述第二电容元件33与所述第二量子比特22对置形成电容性耦合，即第一电容元件32和所述超导量子干涉装置31(squid)位于第三基底13的顶部表面，第二电容元件33位于第三基底13的底部表面，并且第二电容元件33和所述超导量子干涉装置31 (squid)可以通过贯穿第三基底13的顶部表面和底部表面的TSV结构实现电连接，在此基础上，第一基底11上的第一量子比特21与第三基底13的顶部表面对置，第二基底12上的第二量子比特22与第三基底13的底部表面对置，以层叠的形式实现扩展的同时并确保所述第一电容元件32与所述第一量子比特21形成电容性耦合，所述第二电容元件33与所述第二量子比特22形成电容性耦合。

图5为本申请的一个实施例提供的一种量子比特的结构示意图。

参照图5所示，并结合图1至图4所示，在本申请的一些实施例中，所述第二量子比特2均包括具有非线性电感的约瑟夫森结201，所述约瑟夫森结201 包括叠置的第一超导体2011、势垒层2012和第二超导体2013；且所述第一超导体2011和所述第二超导体2013间形成的等效电容与所述非线性电感形成非均匀的能级。本申请提供的量子比特2利用约瑟夫森结201具有的非线性电感，以及约瑟夫森结201的第一超导体2011和第二超导体2013间形成的等效电容形成非均匀的能级系统构建形成。可以理解的是，与相关技术中利用约瑟夫森结与额外构建的电容极板并联形成能级系统构建量子比特的结构形式相比，利用约瑟夫森结201自身结构形成的电容取代相关技术中额外构建的电容极板，能够避免电容极板占用面积较大而限制了量子比特2平面扩展的问题。在非均匀的能级系统中，各能级不均匀的分布，确保了任一能级与其相邻的低能级间的能级差、与该任一能级与其相邻的高能级间的能级差是不相同的，并且可以根据量子比特相关参数的需求，设计非线性电感和等效电容，将上述两个能级差之间的差值控制在170MHZ～200MHZ之间，以增加超导量子比特的非谐性，进而方便量子态的操控。为了把超导量子比特整体结构的面积做小，所述势垒层112的介电常数大于10，可以理解的是，随着介电常数增加，可以使得达到目标电容值需要的相对面积减小。示例性的，所述势垒层112可以为非晶硅，非晶硅的介电常数大于常规的晶体硅，易于达到10以上。在一些示例中，所述约瑟夫森结11覆盖的面积为(2～5)μm×(2～5)μm，并且所述约瑟夫森结 11的电阻为(5～10)KΩ，所述约瑟夫森结11的电阻可以根据超导量子比特1 的目标频率、非谐性要求等确定。

在本申请的一些实施例中，所述第二超导体2013包括在所述势垒层2012 上间隔设置的第一部分20131和第二部分20132，且所述第一部分20131和所述第二部分20132电连接。第一部分20131、势垒层2012、第一超导体2011 之间形成一约瑟夫森结201，第二部分20132、势垒层2012、第一超导体2011 之间形成另一约瑟夫森结201，并且所述第一部分20131和所述第二部分20132 电连接后确保了两个约瑟夫森结201是并联的结构，即形成了超导量子干涉装置31(squid)的结构形式。在本申请的一些实施例中，所述第一部分20131和所述第二部分20132通过空气桥2014实现电连接。

需要说明的是，第一超导体2011、势垒层2012和第二超导体2013可以是在基底表面的指定区域利用半导体工艺形成的具有特定图案的介质层，在本申请提供的实施例中，第一超导体2011、势垒层2012和第二超导体2013均为长条形，势垒层2012直接形成于第一超导体2011的表面，第二超导体113 可以整体直接形成于势垒层2012的表面，也可以相对于第一超导体2011以不同的延伸方向以交错的形式部分交叠在势垒层2012的表面，在第一超导体 2011、势垒层2012和第二超导体2013交叠处即可获得具有非线性电感的约瑟夫森结，同时第一超导体2011和第二超导体2013间形成的等效电容，等效电容的大小与第一超导体2011、势垒层2012和第二超导体2013的形状构造和物理位置关系相关联。

图6为本申请的一个实施例提供的一种量子芯片的制备方法的流程图

参照图6所示，并结合图1至图5所示，本申请的实施例提供的一种量子芯片的制备方法，包括以下步骤S100至步骤S200，其中：

步骤S100、形成第一量子比特21和第二量子比特22；

步骤S200、形成与所述第一量子比特21和所述第二量子比特22均不共面的耦合结构3，所述耦合结构3的频率可调谐，且所述耦合结构3的一端和所述第一量子比特21耦合连接，另一端和所述第二量子比特22耦合连接。

在本申请提供的实施例中，通过步骤S100至步骤S200制备的量子芯片中由于耦合结构3不占用量子比特所在的空间，因而有利于量子比特2的集成扩展，提高了量子比特2的集成扩展程度。

在本申请的一些实施例中，所述形成第一量子比特21和第二量子比特22 的步骤包括形成第一量子比特21于第一基底11，并形成第二量子比特22于第二基底12，并且所述形成与所述第一量子比特21和所述第二量子比特22 非共面的耦合结构3的步骤包括形成耦合结构3位于第三基底13，且所述第一基底11、所述第二基底12均和所述第三基底13互连，通过在独立的基底上构建的耦合结构3将位于不同基底上的量子比特2建立耦合，这种结构形式能够极大的提升量子比特2的数量扩展，例如，将多个第一基底11、多个第二基底12与同一个第三基底13互连，利用第三基底13上的耦合结构3，将第一基底11上的第一量子比特21和第二基底12上的第二量子比特22耦合。在一实施例中，所述第一基底11和所述第二基底12在所述第三基底13的同一侧，即相对于所述第三基底13，所述第一基底11和所述第二基底12以平铺的形式扩展。在另一实施例中，所述第一基底11和所述第二基底12在所述第三基底13的相对侧，以层叠的形式实现扩展。在一些示例中，所述耦合结构3包括：超导量子干涉装置31(squid)；与所述超导量子干涉装置31(squid) 的一端连接的第一电容元件32，且所述第一电容元件32与所述第一量子比特 21对置形成电容性耦合；以及，与所述超导量子干涉装置31(squid)的另一端连接的第二电容元件33，所述第二电容元件33与所述第一电容元件32形成于所述第三基底13的相对侧，且所述第二电容元件33与所述第二量子比特 22对置形成电容性耦合，即第一电容元件32和所述超导量子干涉装置31 (squid)位于第三基底13的顶部表面，第二电容元件33位于第三基底13 的底部表面，并且第二电容元件33和所述超导量子干涉装置31(squid)可以通过贯穿第三基底13的顶部表面和底部表面的TSV结构实现电连接，在此基础上，第一基底11上的第一量子比特21与第三基底13的顶部表面对置，第二基底12上的第二量子比特22与第三基底13的底部表面对置，以层叠的形式实现扩展的同时并确保所述第一电容元件32与所述第一量子比特21形成电容性耦合，所述第二电容元件22与所述第二量子比特22形成电容性耦合。

本申请的实施例中还提供了一种量子计算机，所述量子计算机包括如上所述的量子芯片。可以理解的是，以上在量子计算机中设置的量子芯片与上述量子芯片实施例中的结构类似，并具有同上述量子芯片实施例相同的有益效果，因此不做赘述。对于本申请量子芯片实施例中未披露的技术细节，本领域的技术人员请参照上述量子芯片的描述而理解，为节约篇幅，这里不再赘述。

以上依据图式所示的实施例详细说明了本申请的构造、特征及作用效果，以上所述仅为本申请的较佳实施例，但本申请不以图面所示限定实施范围，凡是依照本申请的构想所作的改变，或修改为等同变化的等效实施例，仍未超出说明书与图示所涵盖的精神时，均应在本申请的保护范围内。

Claims (11)

1.一种量子芯片，其特征在于，包括：

第一量子比特和第二量子比特；

及与所述第一量子比特和所述第二量子比特均不共面的耦合结构，所述耦合结构的频率可调谐，且所述耦合结构的一端和所述第一量子比特耦合连接，另一端和所述第二量子比特耦合连接。

2.根据权利要求1所述的量子芯片，其特征在于，所述第一量子比特和所述第二量子比特位于第一表面，所述耦合结构位于第二表面，且所述第一表面和所述第二表面位于同一基底的相对面。

3.根据权利要求2所述的量子芯片，其特征在于，所述耦合结构包括：

超导量子干涉装置；

与所述超导量子干涉装置的一端连接的第一电容元件，且所述第一电容元件与所述第一量子比特电容性耦合；

与所述超导量子干涉装置的另一端连接的第二电容元件，且所述第二电容元件与所述第二量子比特电容性耦合。

4.根据权利要求1所述的量子芯片，其特征在于，所述第一量子比特位于第一基底，所述第二量子比特位于第二基底，所述耦合结构位于第三基底，且所述第一基底、所述第二基底均和所述第三基底互连。

5.根据权利要求4所述的量子芯片，其特征在于，所述第一基底和所述第二基底在所述第三基底的同一侧。

6.根据权利要求4所述的量子芯片，其特征在于，所述第一基底和所述第二基底在所述第三基底的相对侧。

7.根据权利要求6所述的量子芯片，其特征在于，所述耦合结构包括：

超导量子干涉装置；

与所述超导量子干涉装置的一端连接的第一电容元件，且所述第一电容元件与所述第一量子比特对置形成电容性耦合；

与所述超导量子干涉装置的另一端连接的第二电容元件，所述第二电容元件与所述第一电容元件形成于所述第三基底的相对侧，且所述第二电容元件与所述第二量子比特对置形成电容性耦合。

8.根据权利要求1至7中任一项所述的量子芯片，其特征在于，所述第一量子比特和所述第二量子比特均包括具有非线性电感的约瑟夫森结，所述约瑟夫森结包括叠置的第一超导体、势垒层和第二超导体；且所述第一超导体和所述第二超导体间形成的等效电容与所述非线性电感形成非均匀的能级。

9.根据权利要求8所述的量子芯片，其特征在于，

所述第二超导体包括在所述势垒层上间隔设置的第一部分和第二部分，且所述第一部分和所述第二部分电连接。

10.根据权利要求9所述的量子芯片，其特征在于，所述第一部分和所述第二部分通过空气桥实现电连接。

11.一种量子计算机，其特征在于，包括权利要求1至10任一项所述的量子芯片。

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