CN106229258A - 一种FinFET制造方法及对应的FinFET结构 - Google Patents
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Abstract
本发明提供了一种FinFET制造方法，包括：a.提供衬底；b.在所述衬底上形成鳍片；c.在所述鳍片上表面淀积保护掩膜层；d.进行碳离子注入，在所述鳍片中形成穿通阻挡层；e.在所述鳍片两侧形成第一浅沟槽隔离结构；f.在所述鳍片两端部分分别形成源区、漏区以及在所述鳍片中部形成栅极结构。通过采用本发明中的FinFET沟道掺杂方法，采用碳离子代替三五族离子形成穿通阻挡层，能够在抑制穿通电流的同时也不会在沟道中引入电子或空穴，消除了对形成穿通阻挡层对沟道产生的影响。
Description
技术领域
本发明涉及半导体器件制造领域，具体地，涉及一种FinFET制造方法及对应的FinFET结构。
技术背景
随着半导体器件的尺寸按比例缩小，出现了阈值电压随沟道长度减小而下降的问题，也即，在半导体器件中产生了短沟道效应。为了应对来自半导体涉及和制造方面的挑战，导致了鳍片场效应晶体管，即FinFET的发展。
沟道穿通效应(Channel punch-through effect)是场效应晶体管的源结与漏结的耗尽区相连通的一种现象。当沟道穿通，就使源/漏间的势垒显著降低，则从源往沟道即注入大量载流子，并漂移通过源-漏间的空间电荷区、形成一股很大的电流；此电流的大小将受到空间电荷的限制，是所谓空间电荷限制电流。这种空间电荷限制电流是与栅压控制的沟道电流相并联的，因此沟道穿通将使得通过器件的总电流大大增加；并且在沟道穿通情况下,即使栅电压低于阈值电压，源-漏间也会有电流通过。这种效应是在小尺寸场效应晶体管中有可能发生的一种效应，且随着沟道宽度的进一步减小，其对器件特性的影响也越来越显著。
在FinFET中，通常采用对沟道下方的鳍片部分进行重掺杂来抑制沟道穿通效应。目前通用的掺杂方法是离子注入形成所需重掺杂区，通常，为了能有效的抑制源漏穿通，所引入的掺杂离子是与晶体管的衬底掺杂类型相反的杂质离子。例如，对于N型器件，形成穿通阻挡层的离子可以是三族杂质元素离子，例如硼离子，对于P型器件，形成穿通阻挡层的离子可以是五族杂质元素离子，例如磷离子。然而，由于离子注入形成的杂质分布区与未掺杂区域之间不具有明显的界限，很容易在穿通阻挡层上方的沟道区中引入杂质离子，一方面，上述杂质离子能够改变沟道的掺杂浓度，影响晶体管的阈值电压，另一方面，也会在沟道中引入杂质和缺陷，降低载流子的迁移率，降低器件性能。
发明内容
为了克服现有技术的缺陷，本发明提供了一种FinFET制造方法，在降低了沟道穿通效应影响的同时，有效地减小了工艺复杂度。具体的，该方法包括：
a.提供衬底；
b.在所述衬底上形成鳍片；
c.在所述鳍片上表面淀积保护掩膜层；
d.进行碳离子注入，在所述鳍片中形成穿通阻挡层；
e.在所述鳍片两侧形成第一浅沟槽隔离结构；
f.在所述鳍片两端部分分别形成源区、漏区以及在所述鳍片中部形成栅极结构。
根据本发明的其中一个方面，所述穿通阻挡层的顶部距离鳍片顶部的距离等于鳍片中的有源区的高度。
根据本发明的其中一个方面，所述第一浅沟槽隔离结构的顶部与所述穿通阻挡层的顶部平齐。
根据本发明的其中一个方面，在步骤e之后还包括步骤g：对所述鳍片进行退火。
根据本发明的其中一个方面，在步骤g之后还包括步骤h：在所述第一浅沟槽隔离结构上方形成第二浅沟槽隔离结构。
根据本发明的其中一个方面，所述第二浅沟槽隔离结构的顶部与所述穿通阻挡层中的碳离子在退火之后形成的扩散区域的顶部平齐。
根据本发明的其中一个方面，所述穿通阻挡层中碳离子的最高掺杂浓度为1020cm-3～1021cm-3。
相应的，本发明还提供了一种FinFET结构，包括：
衬底；
位于所述衬底上方的鳍片；
所述鳍片中部设置有沿所述鳍片长度方向分布的栅极结构，所述栅极结构覆盖所述鳍片的表面；
所述鳍片两端设置有沿所述鳍片长度方向分布的源漏区；
所述源漏区和栅极结构下方设置有沿所述鳍片高度方向分布的穿通阻挡层，所述穿通阻挡层由碳离子掺杂区形成；
第一浅沟槽隔离结构，所述第一浅沟槽隔离结构的顶部与穿通阻挡层的顶部齐平。
根据本发明的其中一个方面，所述穿通阻挡层的顶部距离鳍片顶部的距离等于鳍片中的有源区的高度。
根据本发明的其中一个方面，所述第一浅沟槽隔离结构的顶部与所述穿通阻挡层的顶部平齐。
根据本发明的其中一个方面，还包括：
位于所述第一浅沟槽隔离结构上方的第二浅沟槽隔离结构。
根据本发明的其中一个方面，所述第二浅沟槽隔离结构的顶部与所述穿通阻挡层中的碳离子在退火之后形成的扩散区域的顶部平齐。
根据本发明的其中一个方面，所述穿通阻挡层中碳离子的最高掺杂浓度为1020cm-3～1021cm-3。
通过采用本发明中的FinFET沟道掺杂方法，采用碳离子代替三五族离子形成穿通阻挡层，由于碳离子是电中性的，即使存在一部分碳离子由于退火等原因扩散进入沟道区，也不会在半导体中引入电子或空穴，消除了对形成穿通阻挡层对沟道产生的影响，同时，通过离子注入引入沟道区下方的高浓度碳离子破坏了该区域的半导体材料的晶格结构，形成了大量晶格缺陷，从而能够有效的缩短源漏PN结耗尽区的宽度，抑制源漏穿通。
附图说明
图1和图8示意性地示出形成根据本发明的制造半导体鳍片的方法各阶段半导体结构的三维等角图。
图2至图7示意性地示出形成根据本发明的制造半导体鳍片的方法各阶段半导体结构的剖面图。
具体实施方式
下面将结合附图对本发明的技术方案进行详细描述。
在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。例如，衬底和鳍片的半导体材料可以选自IV族半导体，如Si或Ge，或III-V族半导体，如GaAs、InP、GaN、SiC，或上述半导体材料的叠层。
参见图8，本发明提供了一种FinFET结构，包括：衬底100；位于所述衬底100上方的鳍片200；所述鳍片200中部设置有沿所述鳍片200长度方向分布的栅极结构101，所述栅极结构101覆盖所述鳍片200的表面；所述鳍片200两端设置有沿所述鳍片200长度方向分布的源漏区；所述源漏区和栅极结构下方设置有沿所述鳍片200高度方向分布的穿通阻挡层500，所述穿通阻挡层500由碳离子掺杂区形成；第一浅沟槽隔离结构400，所述第一浅沟槽隔离结构400的顶部与穿通阻挡层500的顶部齐平。优选的，所述FinFET结构还包括第二浅沟槽隔离结构600，其顶部与所述穿通阻挡层500中的碳离子在退火之后形成的扩散区域的顶部平齐。
其中，所述衬底100包括硅衬底(例如硅晶片)。其中，衬底100可以包括各种掺杂配置。其他实施例中衬底100还可以包括其他基本半导体，例如锗或化合物半导体，例如碳化硅、砷化镓、砷化铟或者磷化铟。典型地，衬底100可以具有但不限于约几百微米的厚度，例如可以在400um-800um的厚度范围内。
所述鳍片200通过刻蚀衬底100形成，与衬底100具有相同的材料和晶向，通常，鳍片200的长度为80nm～200nm，厚度为为30nm～50nm。源漏区位于鳍片200两端，具有相同的长度。沟道位于鳍片200中部，源漏区之间，长度为30～50nm。
所述栅极结构包括导电的栅极叠层101和一对位于该栅极叠层两侧的绝缘介质侧墙102。栅极叠层包括栅极介质层、功函数调节层和栅极金属层。
所述第一浅沟槽隔离结构400可以是二氧化硅或氮化硅，其顶部距离鳍片200顶部20～60nm。
所述第二浅沟槽隔离结构600的顶部与所述穿通阻挡层500中的碳离子在退火之后形成的扩散区域的顶部平齐。
以下将参照附图更详细地描述本实发明。
参见图1，本发明意图制作位于衬底100上方的半导体鳍片200。仅仅作为示例，衬底100和鳍片200都由硅组成。通过在衬底100表面外延生长半导体层并刻蚀该半导体层而形成鳍片200，所述外延生长方法可以是分子束外延法(MBE)或其他方法，所述刻蚀方法可以是干法刻蚀或干法/湿法刻蚀。鳍片200高度为100～150nm。图2是图1中半导体结构的沿竖直方向的剖面图。
鳍片200形成之后，在所述鳍片200上淀积保护掩膜层300，如图3所示，所述保护掩膜层300的作用是作为离子注入时的保护层，避免高能粒子撞击鳍片200表面时破鳍片200的表面结构，引入大量的界面态。所述保护掩膜层300的材料可以是氧化硅、氮化硅等，具体的，可采用化学汽相淀积的方法形成所述保护掩膜层300，在本实施例中，其厚度可以是20～40nm。
接下来，如图4所示，对所述衬底100和鳍片200组成的半导体结构进行碳离子注入，形成穿通阻挡层500。通常，采用三五族元素形成穿通阻挡层时，离子注入形成的杂质扩散区的峰值浓度为1017cm-3～1019cm-3，在本发明中，该峰值浓度为1020cm-3～1021cm-3，较现有技术中采用三五族元素时的峰值浓度高出了2～3个数量级。这是由于碳离子是电中性的，无法直接在衬底中产生电子或者空穴来缩短源漏区与衬底区之间的PN结耗尽区的长度，本发明中，通过离子注入在欺骗中引入大量的碳离子，通过高能注入大量碳离子破坏衬底材料的晶格结构，在鳍片200中形成大量的晶格缺陷，从而抑制源漏PN结耗尽区的长度，避免源漏穿通。参见图5，示出了本发明的一个实施例中在离子注入之后形成的穿通阻挡层500。
接下来，对所述半导体结构进行浅沟槽隔离，以形成第一浅沟槽隔离结构400，如图6所示，所述第一浅沟槽隔离结构400的顶部与所述穿通阻挡层500的顶部平齐。优选地，首先在半导体鳍片200上成氮化硅和缓冲二氧化硅图形，作为沟槽腐蚀的掩膜。接下来在衬底100上腐蚀出具有一定深度和侧墙角度的沟槽。然后生长一薄层二氧化硅，以圆滑沟槽的顶角和去掉刻蚀过程中在硅表面引入的损伤。氧化之后进行沟槽填充，填充介质可以是二氧化硅。接下来使用CMP工艺对半导体衬底表面进行平坦化，氮化硅作为CMP的阻挡层。之后，以氮化硅为掩膜，对半导体结构表面进行刻蚀，为了避免后续工艺中扩散时在鳍片200中引入纵向扩散，所述刻蚀深度大于实际所需鳍片高度，可以为20～60nm。刻蚀完成之后，形成第一浅沟槽隔离结构400，其顶部距离鳍片200顶部20～60nm。最后使用热的磷酸取出暴露出的氮化硅，暴露出鳍片200。
考虑到后续工艺中的高温退火过程会导致穿通阻挡层中的碳元素扩散，可选的，在所述第一浅沟槽结构400上方形成形成第二浅沟槽隔离结构600，如图7所示，第二浅沟槽隔离结构600的主要目的是覆盖由于扩散在第一浅沟槽隔离结构400顶表面上方的沟道区形成的掺杂区域500，避免掺杂区域500中的载流子进入器件沟道中而对器件特性产生不良影响。因此，第二浅沟槽隔离结构600的厚度至少为鳍片200宽度的一半，即穿通阻挡层500的杂质扩散长度。考虑到实际工艺中可能存在的误差，其厚度为鳍片200宽度的50％～60％。形成第二浅沟槽隔离结构600具体的工艺步骤与形成第一浅沟槽隔离结构400相同，在此不再赘述。
接下来接下来，在沟道上方形成伪栅叠层，并形成源漏区。所述伪栅叠层可以是单层的，也可以是多层的。伪栅叠层可以包括聚合物材料、非晶硅、多晶硅或TiN，厚度可以为10-100nm。可以采用热氧化、化学气相沉积(CVD)、原子层沉积(ALD)等工艺来形成伪栅叠层。所述源漏区形成方法可以是离子注入然后退火激活离子、原位掺杂外延和/或二者的组合。
可选地，在栅极堆叠的侧壁上形成侧墙102，用于将栅极隔开。侧墙102可以由氮化硅、氧化硅、氮氧化硅、碳化硅及其组合，和/或其他合适的材料形成。侧墙102可以具有多层结构。侧墙102可以通过包括沉积刻蚀工艺形成，其厚度范围可以是10nm-100nm，如30nm、50nm或80nm。
接下来，淀积层间介质层700，并并行平坦化，露出伪栅叠层。具体的，层间介质层700可以通过CVD、高密度等离子体CVD、旋涂或其他合适的方法形成。层间介质层700的材料可以采用包括SiO2、碳掺杂SiO2、BPSG、PSG、UGS、氮氧化硅、低k材料或其组合。层间介质层700的厚度范围可以是40nm-150nm，如80nm、100nm或120nm。接下来，执行平坦化处理，使伪栅叠层暴露出来，并与层间介质层700齐平(本发明中的术语“齐平”指的是两者之间的高度差在工艺误差允许的范围内)。
接下来，去除伪栅叠层，露出沟道部分。具体的，伪栅结构可以采用湿刻和/或干刻除去。在一个实施例中，采用等离子体刻蚀。
接下来，在伪栅空位中形成栅极结构101，栅极结构101包括栅介质层、功函数调节层和栅极金属层，如图8所示。具体的，所述栅介质层可以是热氧化层，包括氧化硅、氮氧化硅；也可为高K介质，例如HfAlON、HfSiAlON、HfTaAlON、HfTiAlON、HfON、HfSiON、HfTaON、HfTiON、Al2O3、La2O3、ZrO2、LaAlO中的一种或其组合，栅介质层的厚度可以为1nm-10nm，例如3nm、5nm或8nm。所述功函数调节层可以采用TiN、TaN等材料制成，其厚度范围为3nm～15nm。所述栅极金属层109可以为一层或者多层结构。其材料可以为TaN、TaC、TiN、TaAlN、TiAlN、MoAlN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTax、NiTax中的一种或其组合。其厚度范围例如可以为10nm-40nm，如20nm或30nm。
通过采用本发明中的FinFET沟道掺杂方法，采用碳离子代替三五族离子形成穿通阻挡层，由于碳离子是电中性的，即使存在一部分碳离子由于退火等原因扩散进入沟道区，也不会在半导体中引入电子或空穴，消除了对形成穿通阻挡层对沟道产生的影响，同时，通过离子注入引入沟道区下方的高浓度碳离子破坏了该区域的半导体材料的晶格结构，形成了大量晶格缺陷，从而能够有效的缩短源漏PN结耗尽区的宽度，抑制源漏穿通。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
Claims (10)
1.一种FinFET制造方法，包括：
a.提供衬底(100)；
b.在所述衬底上形成鳍片(200)；
c.在所述鳍片(200)上表面淀积保护掩膜层(300)；
d.进行碳离子注入，在所述鳍片(200)中形成穿通阻挡层(500)；
e.在所述鳍片(200)两侧形成第一浅沟槽隔离结构(400)；
f.在所述鳍片(200)两端部分分别形成源区、漏区以及在所述鳍片中部形成栅极结构。
2.根据权利要求1所述的FinFET制造方法，其特征在于，所述穿通阻挡层(500)的顶部与鳍片(200)顶部的距离等于鳍片(200)中的有源区的高度，所述穿通阻挡层(500)的顶部与所述第一浅沟槽隔离结构(400)的顶部平齐。
3.根据权利要求1所述的FinFET制造方法，其特征在于，在步骤e之后，还包括步骤g：对所述鳍片(200)进行退火。
4.根据权利要求3所述的FinFET制造方法，其特征在于，在步骤g之后，还包括步骤h：在所述第一浅沟槽隔离结构(400)上方形成第二浅沟槽隔离结构(600)。
5.根据权利要求4所述的FinFET制造方法，其特征在于，所述第二浅沟槽隔离结构(600)的顶部与所述穿通阻挡层(500)中的碳离子在退火之后形成的扩散区域的顶部平齐。
6.根据权利要求1所述的FinFET制造方法，其特征在于，所述穿通阻挡层(500)中碳离子的最高掺杂浓度为1020cm-3～1021cm-3。
7.一种用于权利要求1-6任一项所述FinFET制造方法的FinFET结构，包括：
衬底(100)；
位于所述衬底(100)上方的鳍片(200)；
所述鳍片(200)中部设置有沿所述鳍片(200)长度方向分布的栅极结构(101)，所述栅极结构(101)覆盖所述鳍片(200)的表面；
所述鳍片(200)两端设置有沿所述鳍片(200)长度方向分布的源漏区；
所述源漏区和栅极结构下方设置有沿所述鳍片(200)高度方向分布的穿通阻挡层(500)，所述穿通阻挡层(500)由碳离子掺杂区形成；
第一浅沟槽隔离结构(400)，所述第一浅沟槽隔离结构(400)的顶部与穿通阻挡层(500)的顶部齐平。
8.根据权利要求7所述的FinFET结构，其特征在于，所述穿通阻挡层(500)的顶部距离鳍片(200)顶部的距离等于鳍片(200)中的有源区的高度，所述穿通阻挡层(500)的顶部与所述第一浅沟槽隔离结构(400)的顶部平齐。
9.根据权利要求8所述的FinFET结构，其特征在于，所述第一浅沟槽隔离结构(400)上方有第二浅沟槽隔离结构(600)，所述第二浅沟槽隔离结构(600)的顶部与所述穿通阻挡层(500)中的碳离子在退火之后形成的扩散区域的顶部平齐。
10.根据权利要求9所述的FinFET结构，其特征在于，所述穿通阻挡层(500)中碳离子的最高掺杂浓度为1020cm-3～1021cm-3。
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