KR20180032118A - 정적 랜덤 액세스 메모리 장치 - Google Patents

정적 랜덤 액세스 메모리 장치 Download PDF

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Abstract

본 발명은 정적 랜덤 액세스 메모리 장치 및 그 구동 방법을 개시한다. 본 발명의 일실시 예에 따른 메모리 장치는 상호간에 교차되게 연결되는 제1 및 제2 인버터, 상기 제1 인버터의 입력단 및 상기 제2 인버터의 출력단에 드레인단이 연결되고, 제1 로컬 비트 라인에 소스단이 연결되고, 제1 워드 라인에 게이트단이 연결되는 제1 패스 게이트 트랜지스터, 상기 제1 인버터의 출력단 및 상기 제2 인버터의 입력단에 소스단이 연결되고, 제2 로컬 비트 라인에 드레인단이 연결되고, 상기 제1 워드 라인에 게이트단이 연결되는 제2 패스 게이트 트랜지스터를 각각 포함하는 적어도 하나 이상의 비트셀들; 및 상기 제1 인버터 및 상기 제2 인버터의 전원 입력단에 드레인단이 연결되는 쓰기 지원 트랜지스터를 포함하고, 상기 쓰기 지원 트랜지스터는, 쓰기 동작 시, 상기 적어도 하나 이상의 비트셀들 중 선택된 비트셀의 그라운드 전압을 일시적으로 차단한다.

Description

정적 랜덤 액세스 메모리 장치{STATIC RANDOM ACCESS MEMORY DEVICE}
본 발명은 정적 랜덤 액세스 메모리 장치에 관한 것이다.
정적 랜덤 액세스 메모리(static random access memory, SRAM)는 일반적으로 집적회로에서 이용된다. SRAM은 리프레싱(refreshing)할 필요 없이 데이터를 유지하는 유리한 특징을 갖는다.
SRAM은 다수의 트랜지스터(transistor)들을 포함할 수 있다. 예를 들어, SRAM은 트랜지스터들의 수에 따라 6-트랜지스터(6T) SRAM, 8-트랜지스터(8T) SRAM, 또는 10-트랜지스터(10T) SRAM으로 지칭된다. 예를 들어, SRAM은 트랜지스터들의 직렬 연결 방법에 따라 PNN 트랜지스터, PPN 트랜지스터 등으로 지칭된다.
트랜지스터에 대한 액세스를 제어하기 위해 트랜지스터들이 추가될 수 있다. SRAM은 전형적으로 행과 열을 가진 어레이로 배열된다.
SRAM의 각 행은 현재의 SRAM 셀이 선택되었는지 아닌지를 결정하는 워드 라인에 연결된다.
SRAM의 각 열은 SRAM에 비트를 기록하거나 SRAM으로부터 비트를 판독하기 위해 사용되는 비트 라인 (bit line, BL) 또는 상보 비트 라인에 연결된다.
종래 기술에 따른 6T SRAM에서 리드(read) 동작과 쓰기(write) 동작 간의 균형적으로 안정적인 리드 동작과 쓰기 동작을 제공하는 설계가 어려운 문제점이 대두 되었다.
이러한 문제점을 해결하기 위하여, 추가적인 트랜지스터를 사용하는 SRAM들이 제안되었다.
종래 기술에 따른 SRAM 들은 아래와 같은 동작을 수행하고, 문제점을 포함하고 있다.
차등(differential) 10T SRAM은 리드 동작에서 리드 버퍼(read buffer)를 이용하여 리드 장애(disturbance)를 제거하고, 쓰기 동작에서 가로 방향의 워드 라인과 세로 방향의 워드 라인에 동시에 전력을 인가하여 선택된 셀의 저장 노드와 비트 라인 또는 상보 비트 라인을 연결 시키는 방식을 통하여 리드 장애의 발생을 억제하는 방안이 제안되었다.
그러나, 차등 10T SRAM은 접근(access) 트랜지스터가 직렬로 연결되어 있어, 트랜지스터의 강도(strength)가 미약함으로, 전압이 쉽게 감소하거나 증가하지 않는 문제점을 포함한다. 또한, 차등 10T SRAM은 10개의 트랜지스터가 이용됨에 따라 공간 과부하(area overhead)가 발생하는 문제점을 포함한다.
PPN 기반 10T SRAM은 쓰기 동작 시 nMOS(metal oxide semiconductor)와 pMOS가 직렬로 연결된 패스(path)를 통해 쓰기 전류가 흐름에 따라, 쓰기 전류가 감소하고, 전압 감소(drop) 인해 데이터가 전달되지 못해 쓰기 능력이 감소하는 문제점을 포함한다. 또한, PPN 기반 10T SRAM은 10개의 트랜지스터가 이용됨에 따라 공간 과부하(overhead)가 발생하는 문제점을 포함한다.
싱글 엔드(single-ended) 9T SRAM은 리드 동작 시, 8T SRAM과 같이 리드 버퍼(read buffer) 형태를 이용하여 읽기 방해를 제거하고, 10T SRAM과 마찬가지로 직렬 패스 게이트(pass gate)들과 두 개의 워드 라인들을 통해 선택된 셀에만 비트 라인이 연결되어 하프 선택 문제점을 해결할 수 있다.
다만, 싱글 엔드 9T SRAM은 추가 설치된 전송 게이트에 의하여 셀 높이(height)가 증가하고, 셀 높이의 증가에 따른 딜레이와 에너지 소모가 증가하는 문제점을 포함한다.
평균(average) 8T SRAM은 작은 로컬 비트 라인(local bitline, LBL) 정전 용량(capacitance)로 인해 리드 동작의 방해가 감소하여 선택 및 반 선택 셀의 리드 안정성(stability)를 확보할 수 있다.
다만, 평균 8T SRAM은 nMOS 패스 게이트의 전압 강하로 인해 LBL을 풀(full) 전압으로 증가시키지 못해 리드 버퍼가 완벽하게 켜지지 못하여 리드 딜레이가 크게 증가하고, 패스 게이트를 직렬로 연결하는 것과 동시에 차등 쓰기 동작을 수행하지 못하여, 쓰기 능력이 감소되고, 리드 및 쓰기 동작 시 비 선택된 비트셀에서 불필요한 RBL 디스차지(discharge)가 발생하여 에너지 소비가 증가하는 문제점을 포함한다.
FSLB(full swing local bitline) SRAM은 리드 동작 시 LBL에서 발생하는 전압 강하를 제거하여 딜레이를 개선하고, 차등 쓰기 동작을 수행하여 쓰기 능력을 향상시키고, 불필요한 RBL 디스차지를 방지하여 에너지 소비를 감소시킬 수 있다.
다만, FSLB SRAM은 비트 라인 정전 용량(capacitance) 감소를 통하여 리드 안정성을 개선하는 부분에 대한 한계점을 포함하고, 타이밍 마진 확보를 위하여 추가 타이밍 생성 회로가 요구되는 문제점을 포함한다.
따라서, 상술한 종래 기술에 따른 SRAM들의 문제점을 보완하기 위한 SRAM이 요구된다.
대한민국 등록특허 제10-1548343호, "메모리 장치" 대한민국 공개특허 제10-2015-0144809호, "누설 전력을 감소시키기 위해 데이터 액세스 이전의 정적 랜덤 액세스 메모리(SRAM)의 비트라인들의 사전-충전 및 관련된 시스템들 및 방법들" 미국 등록특허 제8824230호, "METHOD AND APPARATUS OF REDUCING LEAKAGE POWER IN MULTIPLE PORT SRAM MEMORY CELL"
A Double-Feedback 8T SRAM bitcell for low-voltage low-leakage operation(SOI-3D-Subthreshold Microelectronics Technology Unified Conference (S3S), 2013 IEEE 2013 Oct, pp.1 - 2, 2013)
본 발명은 정적 랜덤 액세스 메모리 장치를 제공하고자 한다.
본 발명은 쓰기 동작 시 적어도 하나 이상의 비트셀들 중 선택된 비트셀의 그라운드 전압을 일시적으로 차단하는 장치를 제공하고자 한다.
본 발명은 쓰기 동작 시 적어도 하나 이상의 비트셀들 중 선택된 비트셀에서 패스 게이트 트랜지스터들과 인버터들 사이에 위치하는 데이터 저장 노드들에서 차등적으로 데이터를 입력하는 메모리 장치를 제공하고자 한다.
본 발명은 쓰기 동작 시 적어도 하나 이상의 비트셀들 중 선택된 비트셀의 그라운드 전압을 일시적으로 차단함으로써, 전압 생성기 없이 쓰기 동작을 지원하는 메모리 장치를 제공하고자 한다.
본 발명은 쓰기 동작 시 적어도 하나 이상의 비트셀들 중 선택된 비트셀의 그라운드 전압을 일시적으로 차단함으로써, 전력 소비를 감소하는 메모리 장치를 제공하고자 한다.
본 발명의 일실시 예에 따른 메모리 장치는 상호간에 교차되게 연결되는 제1 및 제2 인버터, 상기 제1 인버터의 입력단 및 상기 제2 인버터의 출력단에 드레인단이 연결되고, 제1 로컬 비트 라인에 소스단이 연결되고, 제1 워드 라인에 게이트단이 연결되는 제1 패스 게이트 트랜지스터, 상기 제1 인버터의 출력단 및 상기 제2 인버터의 입력단에 소스단이 연결되고, 제2 로컬 비트 라인에 드레인단이 연결되고, 상기 제1 워드 라인에 게이트단이 연결되는 제2 패스 게이트 트랜지스터를 각각 포함하는 적어도 하나 이상의 비트셀들; 및 상기 제1 인버터 및 상기 제2 인버터의 전원 입력단에 드레인단이 연결되는 쓰기 지원 트랜지스터를 포함하고, 상기 쓰기 지원 트랜지스터는, 쓰기 동작 시, 상기 적어도 하나 이상의 비트셀들 중 선택된 비트셀의 그라운드 전압을 일실적으로 차단한다.
본 발명의 일실시 예에 따른 메모리 장치는 상호간에 교차되게 연결되는 제1 및 제2 인버터, 상기 제1 인버터의 입력단 및 상기 제2 인버터의 출력단에 드레인단이 연결되고, 제1 로컬 비트 라인에 소스단이 연결되고, 제1 워드 라인에 게이트단이 연결되는 제1 패스 게이트 트랜지스터, 상기 제1 인버터의 출력단 및 상기 제2 인버터의 입력단에 소스단이 연결되고, 제2 로컬 비트 라인에 드레인단이 연결되고, 상기 제1 워드 라인에 게이트단이 연결되는 제2 패스 게이트 트랜지스터를 각각 포함하는 적어도 하나 이상의 비트셀들; 상기 제1 로컬 비트 라인에 게이트단이 연결되고, 제1 읽기용 비트 라인에 소스단이 연결되고, 제6 워드 라인에 드레인단이 연결되는 제1 읽기 버퍼 트랜 지스터; 및 상기 제2 로컬 비트 라인에 게이트단이 연결되고, 제2 읽기용 비트 라인에 소스단이 연결되고, 제6 워드 라인에 드레인단이 연결되는 제2 읽기 버퍼 트랜지스터를 포함하고, 상기 제1 읽기 버퍼 트랜 지스터는, 홀드 동작 시 상기 제6 워드 라인의 전압이 그라운드 전압으로 전환되어, 읽기 동작 시 상기 제1 읽기용 비트라인이 디스차지한다.
본 발명의 일실시 예에 따른 메모리 장치는 읽기 안정성 및 읽기 속도가 우수하고, 적은 면적을 가지며, 저 전압의 공급 전압에서 동작 특성이 우수하고, 불필요한 읽기용 비트 라인의 디스차지(discharge)를 방지할 수 있는 효과가 있다.
또한, 본 발명의 일실시 예에 따른 메모리 장치는 선택된 비트셀에 대하여 그라운드 전압을 일시적으로 차단함으로써, 쓰기 능률이 향상되는 효과가 있다.
또한, 본 발명의 일실시 예에 따른 메모리 장치는 작은 읽기용 비트라인 정전용량을 가지는 레이아웃을 구성함에 따라 읽기 및 쓰기 동작 시 사용하는 에너지가 감소하는 효과가 있다.
또한, 본 발명의 일실시 예에 따른 메모리 장치는 전압 생성기(voltage generator) 없이 쓰기 지원이 가능한 메모리 장치를 제공할 수 있다.
도 1은 본 발명의 일실시 예에 따른 메모리 장치의 회로 구성을 도시한다.
도 2는 본 발명의 일실시 예에 따른 메모리 장치의 읽기 동작을 나타내는 회로 구성을 도시한다.
도 3은 본 발명의 일실시 예에 따른 메모리 장치의 쓰기 동작을 나타내는 회로 구성을 도시한다.
이하, 본 문서의 다양한 실시 예들이 첨부된 도면을 참조하여 기재된다. 실시 예 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시 예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다.
하기에서 다양한 실시 예들을 설명에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
그리고 후술되는 용어들은 다양한 실시 예들에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.
본 문서에서, "A 또는 B" 또는 "A 및/또는 B 중 적어도 하나" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다. "제 1," "제 2," "첫째," 또는 "둘째," 등의 표현들은 해당 구성요소들을, 순서 또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않는다.
어떤(예: 제 1) 구성요소가 다른(예: 제 2) 구성요소에 "(기능적으로 또는 전기적으로) 연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(예: 제 3 구성요소)를 통하여 연결될 수 있다.
본 명세서에서, "~하도록 구성된(또는 설정된)(configured to)"은 상황에 따라, 예를 들면, 하드웨어적 또는 소프트웨어적으로 "~에 적합한," "~하는 능력을 가지는," "~하도록 변경된," "~하도록 만들어진," "~를 할 수 있는," 또는 "~하도록 설계된"과 상호 호환적으로(interchangeably) 사용될 수 있다.
어떤 상황에서는, "~하도록 구성된 장치"라는 표현은, 그 장치가 다른 장치 또는 부품들과 함께 "~할 수 있는" 것을 의미할 수 있다.
예를 들면, 문구 "A, B, 및 C를 수행하도록 구성된(또는 설정된) 프로세서"는 해당 동작을 수행하기 위한 전용 프로세서(예: 임베디드 프로세서), 또는 메모리 장치에 저장된 하나 이상의 소프트웨어 프로그램들을 실행함으로써, 해당 동작들을 수행할 수 있는 범용 프로세서(예: CPU 또는 application processor)를 의미할 수 있다.
본 발명에 따른 다양한 실시 예들은 정적 랜덤 액세스 메모리 장치와 같은 메모리 장치와 관련하여 설명된다. 다만, 레이아웃의 균일성이 필요한 다른 회로 및 레이아웃에 다른 실시 예를 적용하는 것은 가능하다.
도 1은 본 발명의 일실시 예에 따른 메모리 장치의 회로 구성을 도시한다.
구체적으로, 도 1은 패스 게이트(pass gate) 트랜지스터(transistor)를 pMOS 트랜지스터를 이용하여 설계된 메모리 장치(100)의 회로 구성을 예시한다.
도 1을 참고하면, 메모리 장치(100)는 제1 내지 제4 비트셀(BC1, BC2, BC3, BC4), 제1 및 제2 쓰기 동작 트랜지스터(WR1, WR2), 제1 및 제2 읽기 버퍼 트랜지스터(RD1, RD2), 제1 및 제2 블록 마스크 트랜지스터(MASK1, MASK2) 및 쓰기 지원 트랜지스터(WA)를 포함한다.
본 발명의 일실시 예에 따르면, 제1 내지 제4 비트셀(BC1, BC2, BC3, BC4)는 동일한 회로 구성을 포함할 수 있다.
따라서, 설명의 편의를 위하여 아래에서는 제1 비트셀(BC1)을 중심으로 설명하고자 한다.
또한, 이하 설명에서는 제1 내지 제4 비트셀(BC1, BC2, BC3, BC4)를 예로 설명하나, 다른 개수의 비트셀들이 메모리 장치(100)에 포함될 수 있다.
본 발명의 일실시 예에 따른 제1 비트셀(BC1)은 제1 및 제2 인버터(IN1, IN2), 제1 및 제2 패스 게이트 트랜지스터(PGL1, PGL2) 및 제1 워드 라인(WL1)을 포함한다.
예를 들어, 제1 및 제2 인버터(IN1, IN2)는 상호 교차되게 결합되어, 제1 및 제2 크로스 커플드 인버터로 지칭될 수 있다.
예를 들어, 제1 및 제2 인버터(IN1, IN2)는 데이터 값이 0으로 입력될 경우, 데이터 값을 1로 출력할 수 있다. 반대로, 제1 및 제2 인버터(IN1, IN2)는 데이터 값이 1로 입력될 경우, 데이터 값을 0으로 출력할 수 있다.
제1 패스 게이트 트랜지스터(PGL1)와 제1 및 제2 인버터(IN1, IN2)의 한단이 연결되는 사이에 제1 데이터 저장 노드(DS1)가 위치할 수 있다.
제2 패스 게이트 트랜지스터(PGL2)와 제1 및 제2 인버터(IN1, IN2)의 한단이 연결되는 사이에 제2 데이터 저장 노드(DS2)가 위치할 수 있다.
본 발명의 일실시 예에 따른 제1 패스 게이트 트랜지스터(PGL1)는 제1 및 제2 인버터(IN1, IN2)의 제1 데이터 저장 노드(DS1)에 연결될 수 있다.
본 발명의 일실시 예에 따른 제2 패스 게이트 트랜지스터(PGL2)는 제2 및 제2 인버터(IN1, IN2)의 제2 데이터 저장 노드(DS2)에 연결될 수 있다.
본 발명의 일실시 예에 따른 제1 패스 게이트 트랜지스터(PGL1)는 제1 쓰기 동작 트랜지스터(WR1), 제1 로컬 비트 라인(LBL), 제1 블록 마스크 트랜지스터(MASK1)에 연결될 수 있다.
예를 들어, 쓰기 지원 트랜지스터(WA)와 제1 내지 제4 비트셀(BC1, BC2, BC3, BC4) 사이에 위치하는 노드는 쓰기 지원 노드(VVSS)로 지칭될 수 있다.
본 발명의 일실시 예에 따른 제2 비트셀에 위치하는 제3 패스 게이트 트랜지스터(PGL3), 제3 비트셀에 위치하는 제5 패스 게이트 트랜지스터(PGL5) 및 제4 비트셀에 위치하는 제7 패스 게이트 트랜지스터(PGL7)은 제1 패스 게이트 트랜지스터(PGL1)와 동일하게 제1 쓰기 동작 트랜지스터(WR1), 제1 로컬 비트 라인(LBL), 제1 블록 마스크 트랜지스터(MASK1)에 연결될 수 있다.
본 발명의 일실시 예에 따른 제1, 제3, 제5 및 제7 패스 게이트 트랜지스터(PGL1, PGL3, PGL5, PGL7)는 상호간에 연결될 수 있다.
본 발명의 일실시 예에 따른 제1 패스 게이트 트랜지스터(PGL1)의 게이트단은 제1 워드 라인(WL1)으로 연결될 수 있다.
본 발명의 일실시 예에 따른 제2 패스 게이트 트랜지스터(PGL2)의 게이트단은 제1 워드 라인(WL1)으로 연결될 수 있다.
본 발명의 일실시 예에 따른 메모리 장치(100)는 홀드 동작 시, 제1 워드 라인(WL1)에 전압이 인가되고, 제1 및 제2 패스 게이트 트랜지스터(PGL1, PGL2)는 턴오프(turn-off) 된다.
본 발명의 일실시 예에 따른 메모리 장치(100)는 읽기 동작 또는 쓰기 동작 시, 제1 및 제2 패스 게이트 트랜지스터(PGL1, PGL2)는 제1 워드 라인(WL1)을 통해 게이트단으로 그라운드(ground) 전압을 입력받아 턴온(turn-on)된다.
본 발명의 일실시 예에 따른 제2 패스 게이트 트랜지스터(PGL2)는 제2 쓰기 동작 트랜지스터(WR2), 제2 로컬 비트 라인(LBLB), 제2 블록 마스크 트랜지스터(MASK2)에 연결될 수 있다.
본 발명의 일실시 예에 따른 제2 비트셀에 위치하는 제4 패스 게이트 트랜지스터(PGL4), 제3 비트셀에 위치하는 제6 패스 게이트 트랜지스터(PGL6) 및 제4 비트셀에 위치하는 제8 패스 게이트 트랜지스터(PGL8)은 제2 패스 게이트 트랜지스터(PGL2)와 동일하게 제2 쓰기 동작 트랜지스터(WR2), 제2 로컬 비트 라인(LBLB), 제2 블록 마스크 트랜지스터(MASK2)에 연결될 수 있다.
본 발명의 일실시 예에 따른 제2, 제4, 제6 및 제8 패스 게이트 트랜지스터(PGL2, PGL4, PGL6, PGL8)는 상호간에 연결될 수 있다.
본 발명의 일실시 예에 따른 제1 및 제2 인버터(IN1, IN2)는 쓰기 지원 트랜지스터(WA)에 연결될 수 있다.
본 발명의 일실시 예에 따르면, 제2 내지 제4 비트셀에 위치하는 인버터들도 쓰기 지원 트랜지스터(WA)에 연결될 수 있다.
본 발명의 일실시 예에 따르면, 제1 및 제2 쓰기 동작 트랜지스터(WR1, WR2)의 게이트단은 제5 워드 라인(WWL)에 연결될 수 있다.
본 발명의 일실시 예에 따른 메모리 장치(100)는 홀드 동작 시 제5 워드 라인(WWL)을 통해 제1 쓰기 동작 트랜지스터(WR1)의 게이트단에 전압이 인가되어 제1 쓰기 동작 트랜지스터(WR1)가 턴오프된다.
본 발명의 일실시 예에 따르면, 제1 쓰기 동작 트랜지스터(WR1)는 제1 로컬 비트 라인(LBL)과 제1 쓰기 동작용 비트라인(WBL)에 드레인단과 소스단이 연결될 수 있다.
본 발명의 일실시 예에 따르면, 제1 쓰기 동작 트랜지스터(WR1)는 제1 로컬 비트라인(LBL)과 제1 쓰기 동작용 비트라인(WBL)의 사이에 위치할 수 있다.
본 발명의 일실시 예에 따르면, 제2 쓰기 동작 트랜지스터(WR2)는 제2 쓰기 동작용 비트라인(WBLB)에 연결될 수 있다.
본 발명의 일실시 예에 따르면, 제2 쓰기 동작 트랜지스터(WR2)는 제2 로컬 비트 라인(LBLB)과 제2 쓰기 동작용 비트라인(WBLB)에 드레인단과 소스단이 연결될 수 있다.
본 발명의 일실시 예에 따르면, 제2 쓰기 동작 트랜지스터(WR2)는 제2 로컬 비트라인(LBLB)과 제2 쓰기 동작용 비트라인(WBLB)의 사이에 위치할 수 있다.
본 발명의 일실시 예에 따르면, 메모리 장치(100)는 홀드 동작 시 제1 쓰기 동작용 비트라인(WBL) 및 제2 쓰기 동작용 비트라인(WBLB)를 통해 그라운드 전압을 입력한다.
본 발명의 일실시 예에 따른 메모리 장치(100)는 홀드 동작 시 제5 워드 라인(WWL)을 통해 제2 쓰기 동작 트랜지스터(WR1)의 게이트단에 전압이 인가되어 제2 쓰기 동작 트랜지스터(WR1)가 턴오프된다.
본 발명의 일실시 예에 따르면, 제1 읽기 버퍼 트랜지스터(RD1)의 게이트단은 제1 로컬 비트 라인(LBL)에 연결될 수 있다.
본 발명의 일실시 예에 따르면, 제1 읽기 버퍼 트랜지스터(RD1)의 드레인단은 읽기 제6 워드 라인(RWL)에 연결되고, 소스단은 제1 읽기 버퍼 용 비트 라인(RBL)에 연결될 수 있다.
본 발명의 일실시 예에 따르면, 메모리 장치(100)는 홀드 동작 시 제6 워드 라인(RWL)을 통하여 전압을 입력받아 제1 읽기 버퍼 트랜지스터(RD1)를 턴오프한다.
본 발명의 일실시 예에 따르면, 제2 읽기 버퍼 트랜지스터(RD2)의 드레인단은 읽기 제6 워드 라인(RWL)에 연결되고, 소스단은 제2 읽기 버퍼 용 비트 라인(RBLB)에 연결될 수 있다.
본 발명의 일실시 예에 따르면, 메모리 장치(100)는 홀드 동작 시 제6 워드 라인(RWL)을 통하여 전압을 입력받아 제2 읽기 버퍼 트랜지스터(RD2)를 턴오프한다.
본 발명의 일실시 예에 따르면, 메모리 장치(100)는 홀드 동작 시 제1 및 제2 읽기용 비트라인(RBL, RBLB)에 전압(Vdd)까지 프리차지(precharge) pMOS 트랜지스터를 통하여 프리차지한다.
본 발명의 일실시 예에 따르면, 제1 블록 마스크 트랜지스터(MASK1)의 게이트 및 제2 블록 마스크 트랜지스터(MASK2)의 게이트단은 상호 간에 연결될 수 있다.
본 발명의 일실시 예에 따르면, 제1 블록 마스크 트랜지스터(MASK1)의 드레인단은 제1 로컬 비트 라인(LBL)에 연결되고, 제1 블록 마스크 트랜지스터(MASK1)의 소스단은 그라운드에 연결될 수 있다.
본 발명의 일실시 예에 따르면, 메모리 장치(100)는 홀드 동작 시 제1 및 제2 블록 마스크 트랜지스터(MASK1, MASK2)의 게이트단에 전압을 인가하여 제1 및 제2 블록 마스크 트랜지스터(MASK1, MASK2)가 턴온된다.
본 발명의 일실시 예에 따르면, 제2 블록 마스크 트랜지스터(MASK2)의 드레인단은 제2 로컬 비트 라인(LBLB)에 연결되고, 제2 블록 마스크 트랜지스터(MASK2)의 소스단은 그라운드에 연결될 수 있다.
본 발명의 일실시 예에 따르면, 쓰기 지원 트랜지스터(WA)의 게이트는 제5 워드 라인(WWL)에 연결될 수 있다.
본 발명의 일실시 예에 따르면, 메모리 장치(100)는 홀드 동작 시 제5 워드 라인(WWL)을 통해 쓰기 지원 트랜지스터(WA)의 게이트 단에 전압을 인가하여 쓰기 지원 트랜지스터(WA)를 턴온할 수 있다.
본 발명의 일실시 예에 따르면, 쓰기 지원 트랜지스터(WA)의 드레인단은 제1 내지 제4 비트셀에 각각 위치하는 인버터들에 연결될 수 있다.
본 발명의 일실시 예에 따른, 쓰기 지원 트랜지스터(WA)의 소스단은 그라운드에 연결될 수 있다.
본 발명의 일실시 예에 따른 제1 내지 제8 패스 게이트 트랜지스터(PGL1, PGL2, PGL3, PGL4, PGL5, PGL6, PGL7, PGL8)는 pMOS 트랜지스터로 구성될 수 있다.
본 발명의 일실시 예에 따른 제1 및 제2 쓰기 동작 트랜지스터(WR1, WR2)는 pMOS 트랜지스터로 구성될 수 있다.
본 발명의 일실시 예에 따른 제1 및 제2 버퍼 트랜지스터(RD1, RD2)는 nMOS(metal oxide semiconductor) 트랜지스터로 구성될 수 있다.
본 발명의 일실시 예에 따른 제1 및 제2 블록 마스크 트랜지스터(MASK1, MASK2)는 nMOS 트랜지스터로 구성될 수 있다.
본 발명의 일실시 예에 따른 쓰기 지원 트랜지스터(WA)는 nMOS 트랜지스터로 구성될 수 있다.
도 2는 본 발명의 일실시 예에 따른 메모리 장치의 읽기 동작을 나타내는 회로 구성을 도시한다.
구체적으로, 도 2는 메모리 장치(100)가 읽기 동작을 수행할 경우, 메모리 장치가 포함하는 트랜지스터들의 동작 상태를 예시한다.
도 2를 참고하면, 메모리 장치(100)는 제1 내지 제4 비트셀(BC1, BC2, BC3, BC4), 제1 및 제2 쓰기 동작 트랜지스터(WR1, WR2), 제1 및 제2 읽기 버퍼 트랜지스터(RD1, RD2), 제1 및 제2 블록 마스크 트랜지스터(MASK1, MASK2) 및 쓰기 지원 트랜지스터(WA)를 포함한다.
본 발명의 일실시 예에 따른 제1 비트셀(BC1)은 제1 및 제2 인버터(IN1, IN2), 제1 워드 라인(WL1), 제1 및 제2 패스 게이트 트랜지스터(PGL1, PGL2)를 포함할 수 있다.
본 발명의 일실시 예에 따른 제2 비트셀(BC2)은 두 개의 인버터들, 제2 워드 라인(WL2), 제3 및 제4 패스 게이트 트랜지스터(PGL3, PGL4)를 포함할 수 있다.
본 발명의 일실시 예에 따른 제3 비트셀(BC3)은 두 개의 인버터들, 제3 워드 라인(WL3), 제5 및 제6 패스 게이트 트랜지스터(PGL5, PGL6)를 포함할 수 있다.
본 발명의 일실시 예에 따른 제4 비트셀(BC4)은 두 개의 인버터들, 제4 워드 라인(WL4), 제7 및 제8 패스 게이트 트랜지스터(PGL7, PGL8)를 포함할 수 있다.
본 발명의 일실시 예에 따른 메모리 장치(100)는 홀드 동작 시, 제1 버퍼용 비트 라인(RBL) 및 제2 버퍼용 비트 라인(RBLB)은 pMOS 트랜지스터를 통하여 프리차지할 수 있다.
예를 들어, 메모리 장치(100)는 홀드 동작 시에 제1 버퍼용 비트 라인(RBL) 및 제2 버퍼용 비트 라인(RBLB)는 프리차지되어 읽기 동작 시 전압값을 1로 나타낼 수 있다.
본 발명의 일실시 예에 따른 메모리 장치(100)는 읽기 동작 시, 제1 비트셀에서 제1 워드 라인(WL1)에 그라운드 전압을 입력받아, 제1 및 제2 패스 게이트 트랜지스터(PG1, PG2)를 턴온한다.
본 발명의 일실시 예에 따른 메모리 장치(100)는 읽기 동작 시, 제2 내지 제4 비트셀에서 제2 내지 제4 워드 라인(WL2, WL3, WL4)에 전압을 입력받아, 제3 내지 제8 패스 게이트 트랜지스터(PGL3 내지 PGL8)을 턴오프한다.
본 발명의 일실시 예에 따른 메모리 장치(100)는 읽기 동작 시, 제5 워드 라인(WWL)을 통해 전압을 제1 및 제2 쓰기 동작 트랜지스터(WR1, WR2)의 게이트를 통해 입력받아, 제1 및 제2 쓰기 동작 트랜지스터를 턴오프한다.
본 발명의 일실시 예에 따른 메모리 장치(100)는 읽기 동작 시, 그라운드 전압을 제1 및 제2 블록 마스크 트랜지스터(MASK1, MASK2)의 게이트로 입력하여 제1 및 제2 블록 마스크 트랜지스터(MASK1, MASK2)를 턴오프한다.
본 발명의 일실시 예에 따른 메모리 장치(100)는 읽기 동작 시, 제5 워드 라인(WWL)을 통하여 전압을 쓰기 지원 트랜지스터(WA)의 게이트로 입력하여 쓰기 지원 트랜지스터(WA)는 턴온된다.
본 발명의 일실시 예에 따른 쓰기 지원 트랜지스터(WA)의 드레인단은 제1 비트셀(BC1)의 제1 및 제2 인버터에 연결될 수 있다.
본 발명의 일실시 예에 따른 메모리 장치(100)에서 읽기 동작 시 제6 워드 라인(RWL), 제1 및 제2 비트 마스크 트랜지스터(MASK1, MASK2)의 입력 값, 및 제1 워드 라인(WL)에 그라운드 전압을 입력되고, 제5 워드 라인(WWL)에 전압을 입력될 수 있다.
본 발명의 일실시 예에 따른 메모리 장치(100)는 제6 워드 라인(RWL)을 통해 그라운드 전압이 입력될 경우, 제1 읽기 버퍼 트랜지스터(RD1)을 턴온한다.
본 발명의 일실시 예에 따른 메모리 장치(100)는 제6 워드 라인(RWL), 제1 및 제2 비트 마스크 트랜지스터(MASK1, MASK2)의 입력 값, 및 제1 워드 라인(WL)에 그라운드 전압을 입력되고, 제5 워드 라인(WWL)에 전압을 입력될 경우, 제1 로컬 비트 라인(LBL)이 디스차지 될수 있다.
본 발명의 일실시 예에 따른 메모리 장치(100)는 제1 로컬 비트 라인(LBL)이 프리디스차지(predischarge)될 경우, 제1 로컬 비트 라인(LBL)에 의한 읽기 방해(read disturbance)가 감소할 수 있다.
본 발명의 일실시 예에 따른 메모리 장치(100)는 홀드 동작 시, 제1 버퍼용 비트라인(RBL)은 "1"로서 프리차지되고, 읽기 동작 시 제1 읽기 버퍼 트랜지스터(RD1)의 드레인으로 디스차지할 수 있다.
본 발명의 일실시 예에 따른 메모리 장치(100)는 읽기 동작 시, 제6 워드 라인을 통해 제1 읽기 버퍼 트랜지스터(RD1)에 그라운드 전압을 전달함으로써, 홀드 동작 시, 제1 버퍼용 비트라인(RBL)에 프리차지된 전압은 제1 읽기 버퍼 트랜지스터(RD1)의 소스단으로 전달되어, 제6 워드 라인의 값이 "0"로 전환되어, 제1 읽기 버퍼 트랜지스터(RD1)이 턴온된다.
본 발명의 일실시 예에 따른 메모리 장치(100)는 읽기 동작 시, 제6 워드 라인의 값이 "1"이므로, 선택되지 않는 열에서 제1 버퍼용 비트라인(RBL)의 전압이 디스차지되지 않는다. 즉, 제1 버퍼용 비트라인(RBL)에 대한 디스차지가 발생되지 않는다.
본 발명의 일실시 예에 따른 메모리 장치(100)는 읽기 동작 시, 제1 로컬 비트 라인(LBL)에서 전압 강하가 제거됨으로써, 제1 읽기 버퍼 트랜지스터(RD1)를 총(full) 드레인 전압(Vdd)로 동작할 수 있다.
본 발명의 일실시 예에 따른 메모리 장치(100)는 읽기 동작 시, 제1 읽기 버퍼 트랜지스터(RD1)를 총 드레인 전압으로 동작함으로써, 제1 내지 제8 패스 게이트 트랜지스터(PGL1 내지 PGL8)를 pMOS 트랜지스터로 이용함으로써 발생하는 타이밍 마진(timing margin)을 제거할 수 있다.
본 발명의 일실시 예에 따른 메모리 장치(100)는 읽기 동작 시, 타이밍 마진을 제거함으로써, 메모리 장치의 읽기 속도를 증가시킬 수 있다.
예를 들어, 메모리 장치(100)의 제1 비트셀(BC1)에서 제1 데이터 저장 노드(DS1)에 데이터"1"이 저장될 경우, 제2 데이터 저장 노드(DS2)에 데이터"0"이 저장될 수 있다.
본 발명의 일실시 예에 따른 메모리 장치(100)는 읽기 동작 시, 제1 데이터 저장 노드(DS1)에서 데이터"1"을 읽을 수 있다.
본 발명의 일실시 예에 따른 메모리 장치(100)는 읽기 동작 시, 제2 데이터 저장 노드(DS2)에서 데이터"0"을 읽을 수 있다.
본 발명의 일실시 예에 따른 메모리 장치(100)는 상호간에 교차되게 연결되는 제1 인버터(IN1) 및 제2 인버터(IN2), 제1 인버터(IN1)의 입력단 및 제2 인버터(IN2)의 출력단에 드레인단이 연결되고, 제1 로컬 비트라인(LBL)에 소스단이 연결되고, 제1 워드 라인(WL1)에 게이트 단이 연결되는 제1 패스 게이트 트랜지스터(PGL 1), 제1 인버터(IN1)의 출력단 및 제2 인버터(IN2)의 입력단에 소스단이 연결되고, 제2 로컬 비트 라인(LBLB)에 드레인단이 연결되고, 제1 워드 라인(WL1)에 게이트단이 연결되는 제2 패스 게이트 트랜지스터를 각각 포함하는 적어도 하나 이상의 비트셀들을 포함할 수 있다.
본 발명의 일실시 예에 따른 메모리 장치(100)는 제1 인버터(IN1) 및 제2 인버터(IN2)의 전원 입력단에 드레인단이 연결되는 쓰기 지원 트랜지스터(WA)를 포함할 수 있다.
본 발명의 일실시 예에 따른 쓰기 지원 트랜지스터(WA)는 쓰기 동작 시 적어도 하나 이상의 비트셀들 중 선택된 비트셀의 그라운드 전압을 일시적으로 차단할 수 있다.
본 발명의 일실시 예에 따른 쓰기 지원 트랜지스터(WA)는 쓰기 동작 시, 쓰기 지원 트랜지스터(WA) 사이에 위치하는 쓰기 지원 노드(VVSS)에서 그라운드 전압을 일시적으로 차단함으로써, 메모리 장치(100)의 쓰기 동작을 지원할 수 있다.
본 발명의 일실시 예에 따른 선택된 비트셀은 쓰기 동작 시 워드 라인을 통하여 그라운드 전압을 입력받아 턴온된 상태의 두 개의 패스 게이트 트랜지스터를 포함할 수 있다.
본 발명의 일실시 예에 따른 제1 패스 게이트 트랜지스터 또는 제2 패스 게이트 트랜지스터는 게이트단으로부터 그라운드 전압을 입력받을 경우, 턴온되고, 게이트단으로부터 전압을 입력받을 경우, 턴오프된다.
본 발명의 일실시 예에 따른 선택된 비트셀은 제1 워드 라인을 통하여 그라운드 전압을 입력받아 턴온된 제1 및 제2 패스 게이트 트랜지스터를 포함할 수 있다.
본 발명의 일실시 예에 따른 선택된 비트셀은 쓰기 동작 시 제1 데이터 저장 노드에 "0"을 입력하고, 제2 데이터 저장 노드에 "1"을 입력하는 차등 쓰기 동작을 수행할 수 있다.
예를 들어, 선택된 비트셀은 선택된 열(coloumn)로 지칭될 수 있다.
본 발명의 일실시 예에 따른 메모리 장치(100)는 제1 로컬 비트 라인(LBL)에 게이트단이 연결되고, 제1 읽기용 비트 라인(RBL)에 소스단이 연결되고, 제6 워드 라인(RWL)에 드레인단이 연결되는 제1 읽기 버퍼 트랜지스터(RD1)를 포함할 수 있다.
본 발명의 일실시 예에 따른 메모리 장치(100)는 제2 로컬 비트 라인(LBLB)에 게이트단이 연결되고, 제2 읽기용 비트 라인(RBLB)에 소스단이 연결되고, 제6 워드 라인(RWL)에 드레인단이 연결되는 제2 읽기 버퍼 트랜지스터(RD2)를 포함할 수 있다.
본 발명의 일실시 예에 따른 제1 및 제2 쓰기 동작 트랜지스터는 읽기 동작 시 제5 워드 라인을 통하여 전압을 입력받아 턴오프될 수 있다.
본 발명의 일실시 예에 따른 제1 및 제2 읽기 버퍼 트랜지스터는 읽기 동작 시 제6 워드 라인을 통하여 그라운드 전압을 입력받아 턴온될 수 있다.
도 3은 본 발명의 일실시 예에 따른 메모리 장치의 쓰기 동작을 나타내는 회로 구성을 도시한다.
구체적으로, 도 3은 메모리 장치(100)가 쓰기 동작을 수행할 경우, 메모리 장치가 포함하는 트랜지스터들의 동작 상태를 예시한다.
도 3을 참고하면, 메모리 장치(100)는 제1 내지 제4 비트셀(BC1, BC2, BC3, BC4), 제1 및 제2 쓰기 동작 트랜지스터(WR1, WR2), 제1 및 제2 읽기 버퍼 트랜지스터(RD1, RD2), 제1 및 제2 블록 마스크 트랜지스터(MASK1, MASK2) 및 쓰기 지원 트랜지스터(WA)를 포함한다.
본 발명의 일실시 예에 따른 제1 비트셀(BC1)은 제1 및 제2 인버터(IN1, IN2), 제1 워드 라인(WL1), 제1 및 제2 패스 게이트 트랜지스터(PGL1, PGL2)를 포함할 수 있다.
본 발명의 일실시 예에 따른 메모리 장치(100)는 쓰기 동작 시 제1 비트셀에서 제1 워드 라인(WL1)에 그라운드 전압을 입력받아, 제1 및 제2 패스 게이트 트랜지스터(PG1, PG2)를 턴온한다.
본 발명의 일실시 예에 따른 메모리 장치(100)는 쓰기 동작 시, 제2 내지 제4 비트셀에서 제2 내지 제4 워드 라인(WL2, WL3, WL4)에 전압을 입력받아, 제3 내지 제8 패스 게이트 트랜지스터(PGL3 내지 PGL8)을 턴오프한다.
본 발명의 일실시 예에 따른 메모리 장치(100)는 쓰기 동작 시, 제5 워드 라인(WWL)을 통해 그라운드 전압을 제1 및 제2 쓰기 동작 트랜지스터(WR1, WR2)의 게이트를 통해 입력받아, 제1 및 제2 쓰기 동작 트랜지스터를 턴온한다.
본 발명의 일실시 예에 따른 메모리 장치(100)는 쓰기 동작 시, 그라운드 전압을 제1 및 제2 블록 마스크 트랜지스터(MASK1, MASK2)의 게이트로 입력하여 제1 및 제2 블록 마스크 트랜지스터(MASK1, MASK2)를 턴오프한다.
본 발명의 일실시 예에 따른 메모리 장치(100)는 쓰기 동작 시, 제5 워드 라인(WWL)을 통하여 전압을 쓰기 지원 트랜지스터(WA)의 게이트로 입력하여 쓰기 지원 트랜지스터(WA)는 턴온된다.
본 발명의 일실시 예에 따른 메모리 장치(100)는 쓰기 동작 시, 제5 워드 라인(WWL)을 통하여 전압을 제1 및 제2 읽기 버퍼 트랜지스터(RD1, RD2)로 인가하여 제1 및 제2 읽기 버퍼 트랜지스터(RD1, RD2)를 턴오프한다.
본 발명의 일실시 예에 따른 메모리 장치(100)는 쓰기 동작 시, 제1 및 제2 쓰기 동작 트랜지스터(WR1, WR2)를 턴온하고, 제1 비트셀(BC1)의 제1 및 제2 패스 게이트 트랜지스터(PGL1, PGL2)를 턴온함으로써, 차등 쓰기 동작을 수행할 수 있다.
본 발명의 일실시 예에 따른 메모리 장치(100)는 제1 비트셀(BC1)에서 제1 데이터 저장 노드(DS1)에 데이터 "0"을 입력하고, 제2 데이터 저장 노드(DS2)에서 데이터"1"을 입력하는 차등 쓰기 동작을 수행할 수 있다.
본 발명의 일실시 예에 따른 메모리 장치(100)는 쓰기 동작 시, 제6 워드 라인(RWL)에 전압을 입력함으로써, 비 선택된(unselected) 비트셀에 대한 제1 읽기 비트 라인(RBL)에 대한 디스차지를 방지할 수 있다.
예를 들어, 비 선택된 비트셀은 비트셀에 포함되는 패스 게이트 트랜지스터들이 턴오프된 비트셀을 지칭한다.
본 발명의 일실시 예에 따른 메모리 장치(100)는 데이터를 "0"으로 입력할 경우, 쓰기 지원 트랜지스터(WA)를 이용하여 쓰기 동작을 지원할 수 있다.
본 발명의 일실시 예에 따른 메모리 장치(100)는 쓰기 지원 트랜지스터(WA)가 연결되는 쓰기 지원 노드(VVSS)와 소스 전압(Vss)을 단절시켜, 선택된 비트셀에 포함되는 인버터들의 저장능력을 감소시켜 쓰기 동작 능력을 증가시킬 수 있다.
예를 들어, 쓰기 지원 트랜지스터(WA)로부터 비트셀의 인버터들로 전달되는 그라전압은 VVSS 게이팅 전압으로 지칭될 수 있다.
본 발명의 일실시 예에 따른 메모리 장치(100)는 VVSS 게이팅 구조(301)을 포함함으로써, VVSS 게이팅 구조(301)에 포함되는 쓰기 지원 트랜지스터(WA)를 통하여 선택된 비트셀의 소스 전압을 제어함으로, 제1 쓰기 동작 트랜지스터(WR1) 및 제2 쓰기 동작 트랜지스터(WR2)의 지원에 따른 전압 소비를 감소시킬 수 있다.
예를 들어, 선택된 비트셀은 비트셀에 포함된 패스 게이트 트랜지스터들이 턴온된 비트셀을 지칭한다.
본 발명의 일실시 예에 따른 메모리 장치(100)는 VVSS 게이팅 구조(301)를 통하여 짧은 시간, 선택된 비트셀에 소스 전압을 차단함으로써, 비 선택된 비트셀에 대한 홀드 안정성(hold stability)을 확보할 수 있다.
본 발명의 일실시 예에 따른 메모리 장치(100)는 제1 패스 게이트 트랜지스터의 소스단에 드레인단이 연결되고, 제5 워드 라인에 게이트단이 연결되고, 제1 쓰기 초기 동작용 비트라인이 소스단에 연결되는 제1 쓰기 동작 트랜지스터 및 제2 패스 게이트 트랜지스터의 드레인단에 소스단이 연결되고, 제5 워드 라인에 게이트단이 연결되고, 제2 쓰기 동작용 비트라인이 드레인단에 연결되는 제2 쓰기 동작 트랜지스터를 포함할 수 있다.
본 발명의 일실시 예에 따른 제1 및 제2 읽기 버퍼 트랜지스터는 쓰기 동작 시, 제6 워드 라인을 통해 전압을 입력받아 턴오프될 수 있다.
본 발명의 일실 시 예에 따른 메모리 장치(100)는 제1 패스 게이트 트랜지스터(PGL1)의 소스단에 드레인단이 연결되고, 제5 워드 라인(WWL)에 게이트단이 연결되고, 제1 쓰기 동작용 비트라인이 소스단에 연결되는 제1 쓰기 동작 트랜지스터를 포함할 수 있다.
본 발명의 일실시 예에 따른 메모리 장치(100)는 제2 패스 게이트 트랜지스터의 드레인단에 소스단이 연결되고, 제5 워드 라인에 게이트단이 연결되고, 제2 쓰기 동작용 비트라인이 드레인단에 연결될 수 있다.
본 발명의 일실시 예에 따른 메모리 장치(100)는 쓰기 동작 시 제5 워드 라인을 통하여 그라운드 전압을 입력받아 턴온되는 제1 및 제2 쓰기 동작 트랜지스터를 포함할 수 있다.
본 발명의 일실시 예에 따른 선택된 비트셀은, 쓰기 동작 시 제1 쓰기 동작 트랜지스터로부터의 데이터 "1"을 전달 받고, 제1 패스 게이트 트랜지스터를 통하여, 제1 데이터 저장 노드에 저장할 수 있다.
또한, 선택된 비트셀은 제1 인버터를 통하여, 제2 데이터 저장 노드에 데이터 "0"을 저장한다.
또한, 선택된 비트셀은 제1 인버터를 통해서 제2 데이터 저장 노드에 "0"을 저장할 경우, 제2 쓰기 동작 트랜지스터와 제2 패스 게이트 트랜지스터가 외부에서 데이터 "0"을 전달하여 제2 데이터 저장 노드에 "0"이 저장되기 쉽도록 지원할 수 있다.
본 발명의 청구항 또는 명세서에 기재된 실시 예들에 따른 방법들은 하드웨어, 소프트웨어, 또는 하드웨어와 소프트웨어의 조합의 형태로 구현될(implemented) 수 있다.
그러한 소프트웨어는 컴퓨터 판독 가능 저장 매체에 저장될 수 있다. 컴퓨터 판독 가능 저장 매체는, 적어도 하나의 프로그램(소프트웨어 모듈), 전자 장치에서 적어도 하나의 프로세서에 의해 실행될 때 전자 장치가 본 발명의 방법을 실시하게 하는 명령어들(instructions)을 포함하는 적어도 하나의 프로그램을 저장한다.
이러한 소프트웨어는, 휘발성(volatile) 또는 (ROM: Read Only Memory)과 같은 불휘발성(non-volatile) 저장장치의 형태로, 또는 램(RAM: random access memory), 메모리 칩(memory chips), 장치 또는 집적 회로(integrated circuits)와 같은 메모리의 형태로, 또는 컴팩트 디스크 롬(CD-ROM: Compact Disc-ROM), 디지털 다목적 디스크(DVDs: Digital Versatile Discs), 자기 디스크(magnetic disk) 또는 자기 테이프(magnetic tape) 등과 같은 광학 또는 자기적 판독 가능 매체에, 저장될 수 있다.
저장 장치 및 저장 미디어는, 실행될 때 일실시 예들을 구현하는 명령어들을 포함하는 프로그램 또는 프로그램들을 저장하기에 적절한 기계-판독 가능 저장 수단의 실시 예들이다.
다양한 실시 예들은 본 명세서의 청구항들 중 어느 하나에 청구된 바와 같은 장치 또는 방법을 구현하기 위한 코드를 포함하는 프로그램, 및 그러한 프로그램을 저장하는 기계-판독 가능 저장 매체를 제공한다.
나아가, 그러한 프로그램들은 유선 또는 무선 연결을 통해 전달되는 통신 신호와 같은 어떠한 매체에 의해 전자적으로 전달될 수 있으며, 실시 예들은 동등한 것을 적절히 포함한다.
상술한 구체적인 실시 예들에서, 발명에 포함되는 구성 요소는 제시된 구체적인 실시 예에 따라 단수 또는 복수로 표현되었다.
그러나, 단수 또는 복수의 표현은 설명의 편의를 위해 제시한 상황에 적합하게 선택된 것으로서, 상술한 실시 예들이 단수 또는 복수의 구성 요소에 제한되는 것은 아니며, 복수로 표현된 구성 요소라 하더라도 단수로 구성되거나, 단수로 표현된 구성 요소라 하더라도 복수로 구성될 수 있다.
한편 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 다양한 실시 예들이 내포하는 기술적 사상의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다.
그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니되며 후술하는 청구범위뿐만 아니라 이 청구범위와 균등한 것들에 의해 정해져야 한다.
100: 메모리 장치

Claims (15)

  1. 상호간에 교차되게 연결되는 제1 및 제2 인버터,
    상기 제1 인버터의 입력단 및 상기 제2 인버터의 출력단에 드레인단이 연결되고, 제1 로컬 비트 라인에 소스단이 연결되고, 제1 워드 라인에 게이트단이 연결되는 제1 패스 게이트 트랜지스터,
    상기 제1 인버터의 출력단 및 상기 제2 인버터의 입력단에 소스단이 연결되고, 제2 로컬 비트 라인에 드레인단이 연결되고, 상기 제1 워드 라인에 게이트단이 연결되는 제2 패스 게이트 트랜지스터를
    각각 포함하는 적어도 하나 이상의 비트셀들; 및
    상기 제1 인버터 및 상기 제2 인버터의 전원 입력단에 드레인단이 연결되는 쓰기 지원 트랜지스터를 포함하고,
    상기 쓰기 지원 트랜지스터는, 쓰기 동작 시, 상기 적어도 하나 이상의 비트셀들 중 선택된 비트셀의 그라운드 전압을 일시적으로 차단하는
    메모리 장치.
  2. 제1 항에 있어서,
    상기 제1 및 제2 패스 게이트 트랜지스터는, 상기 제1 워드 라인으로부터 그라운드 전압을 입력 받을 경우, 턴온되고,
    상기 제1 워드 라인으로부터 전압을 입력 받을 경우, 턴오프되는
    메모리 장치.
  3. 제1 항에 있어서,
    상기 적어도 하나 이상의 비트셀들은, 상기 제1 패스 게이트 트랜지스터와 상기 제1 및 제2 인버터의 사이의 제1 데이터 저장 노드가 위치하고, 상기 제2 패스 게이트 트랜지스터와 상기 제1 및 제2 인버터의 사이에 제2 데이터 저장 노드가 위치하는
    메모리 장치.
  4. 제3 항에 있어서,
    상기 선택된 비트셀은, 상기 제1 워드 라인을 통하여 그라운드 전압을 입력받아 턴온된 제1 및 제2 패스 게이트 트랜지스터를 포함하고,
    상기 쓰기 동작 시, 상기 제1 데이터 저장 노드에 "0"을 입력하고, 상기 제2 데이터 저장 노드에 "1"을 입력하는 차등 쓰기 동작을 수행하는
    메모리 장치.
  5. 제1 항에 있어서,
    상기 제1 로컬 비트 라인에 게이트단이 연결되고, 제1 읽기용 비트 라인에 소스단이 연결되고, 제6 워드라인에 드레인단이 연결되는 제1 읽기 버퍼 트랜지스터; 및
    상기 제2 로컬 비트 라인에 게이트단이 연결되고, 제2 읽기용 비트 라인에 소스단이 연결되고, 제6 워드라인에 드레인단이 연결되는 제2 읽기 버퍼 트랜지스터를 더 포함하는
    메모리 장치.
  6. 제5 항에 있어서,
    상기 제1 및 제2 읽기 버퍼 트랜지스터는, 상기 쓰기 동작 시, 상기 제6 워드 라인을 통해 전압을 입력받아 턴오프되는
    메모리 장치.
  7. 제1 항에 있어서,
    상기 제1 패스 게이트 트랜지스터의 소스단에 드레인단이 연결되고, 제5 워드 라인에 게이트단이 연결되고, 제1 쓰기 동작용 비트라인이 소스단에 연결되는 제1 쓰기 동작 트랜지스터; 및
    상기 제2 패스 게이트 트랜지스터의 드레인단에 소스단이 연결되고, 상기 제5 워드 라인에 게이트단이 연결되고, 제2 쓰기 동작용 비트라인이 드레인단에 연결되는 제2 쓰기 동작 트랜지스터를 더 포함하는
    메모리 장치.
  8. 제7 항에 있어서,
    상기 제1 및 제2 쓰기 동작 트랜지스터는, 쓰기 동작 시 상기 제5 워드 라인을 통하여 그라운드 전압을 입력받아 턴온되는
    메모리 장치.
  9. 제8 항에 있어서,
    상기 선택된 비트셀은, 상기 쓰기 동작 시 상기 제1 쓰기 동작 트랜지스터로부터의 데이터 "1"을 전달 받고, 상기 제1 패스 게이트 트랜지스터를 통하여, 제1 데이터 저장 노드에 저장하고, 상기 제1 인버터를 통하여, 제2 데이터 저장 노드에 데이터 "0"을 저장하고, 상기 제2 데이터 저장 노드에 저장된 데이터"0"을 상기 제2 패스 게이트 트랜지스터를 통하여 상기 제2 쓰기 동작 트랜지스터로 전달하는
    메모리 장치.
  10. 상호간에 교차되게 연결되는 제1 및 제2 인버터,
    상기 제1 인버터의 입력단 및 상기 제2 인버터의 출력단에 드레인단이 연결되고, 제1 로컬 비트 라인에 소스단이 연결되고, 제1 워드 라인에 게이트단이 연결되는 제1 패스 게이트 트랜지스터,
    상기 제1 인버터의 출력단 및 상기 제2 인버터의 입력단에 소스단이 연결되고, 제2 로컬 비트 라인에 드레인단이 연결되고, 상기 제1 워드 라인에 게이트단이 연결되는 제2 패스 게이트 트랜지스터를
    각각 포함하는 적어도 하나 이상의 비트셀들;
    상기 제1 로컬 비트 라인에 게이트단이 연결되고, 제1 읽기용 비트 라인에 소스단이 연결되고, 제6 워드 라인에 드레인단이 연결되는 제1 읽기 버퍼 트랜 지스터; 및
    상기 제2 로컬 비트 라인에 게이트단이 연결되고, 제2 읽기용 비트 라인에 소스단이 연결되고, 제6 워드 라인에 드레인단이 연결되는 제2 읽기 버퍼 트랜지스터를 포함하고,
    상기 제1 읽기 버퍼 트랜 지스터는, 홀드 동작시 상기 제6 워드 라인의 전압이 그라운드 전압이 전압으로 전환되어, 읽기 동작 시 상기 제1 읽기용 비트라인이 디스차지되는
    메모리 장치.
  11. 제10 항에 있어서,
    상기 제1 및 제2 읽기 버퍼 트랜지스터는, 상기 읽기 동작 시 상기 제6 워드 라인을 통해 그라운드 전압을 입력받아 턴온되는
    메모리 장치.
  12. 제10 항에 있어서,
    상기 적어도 하나 이상의 비트셀들은, 상기 제1 패스 게이트 트랜지스터와 상기 제1 및 제2 인버터의 사이의 제1 데이터 저장 노드가 위치하고, 상기 제2 패스 게이트 트랜지스터와 상기 제1 및 제2 인버터의 사이에 제2 데이터 저장 노드가 위치하는
    메모리 장치.
  13. 제12 항에 있어서,
    상기 적어도 하나 이상의 비트셀들 중 선택된 비트셀은, 상기 제1 워드 라인을 통하여 그라운드 전압을 입력받아 턴온된 제1 및 제2 패스 게이트 트랜지스터를 포함하고,
    상기 읽기 동작 시, 상기 제1 데이터 저장 노드로부터 "1"을 읽고, 상기 제2 데이터 저장 노드로부터 "0"을 읽는
    메모리 장치.
  14. 제10 항에 있어서,
    상기 제1 패스 게이트 트랜지스터의 소스단에 드레인단이 연결되고, 제5 워드 라인에 게이트단이 연결되고, 제1 쓰기 동작용 비트라인이 소스단에 연결되는 제1 쓰기 동작 트랜지스터; 및
    상기 제2 패스 게이트 트랜지스터의 드레인단에 소스단이 연결되고, 상기 제5 워드 라인에 게이트단이 연결되고, 제2 쓰기 동작용 비트라인이 드레인단에 연결되는 제2 쓰기 동작 트랜지스터를 더 포함하는
    메모리 장치.
  15. 제14 항에 있어서,
    상기 제1 및 제2 쓰기 동작 트랜지스터는, 상기 읽기 동작 시 상기 제5 워드 라인을 통하여 전압을 입력받아 턴오프되는
    메모리 장치.

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