JP2013080545A - Ｓｒａｍ回路 - Google Patents

Abstract

【課題】ＳＲＡＭの記憶状態を短時間で初期化する。
【解決手段】複数のメモリセル１００は、ワード線１２とビット線１４Ｌ、１４Ｒとの交差部に設けられ、各々は、ワード線１２が選択されたときに、ビット線１４Ｌ、１４Ｒの電位に応じたビットを記憶する。制御回路２０は、ビット線１４Ｌ、１４ＲをＨレベルにプリチャージするとともに、初期化が指示されたとき、ビット線１４ＲのＨレベルをＮＯＴ回路４２によってＬレベルに論理反転して、ビット線１４Ｌに供給し、この後、複数のワード線１２を選択する。
【選択図】図１

Description

本発明は、ＳＲＡＭ（Static Random Access Memory）回路に関し、特に記憶内容の初期化が容易なＳＲＡＭ回路に関する。

ＳＲＡＭ回路は、メモリセルに、２つのＮＯＴ回路で構成されるフリップフロップ回路を用いているので、ＤＲＡＭ（Dynamic Random Access Memory）回路とは異なりリフレッシュ操作が不要であり、記憶保持状態での消費電力が極めて小さい。また、ＳＲＡＭ回路は、ＤＲＡＭ回路と比較して、アクセスが高速である利点を活かして、キャッシュメモリなどに使用される。
ところで、ＳＲＡＭ回路では、電源投入直後にあってはフリップフロップ回路の記憶状態が不確定であるので、特定の記憶状態に揃えるために初期化が必要となる。なお、初期化は、電源投入直後に限られず、プログラムの実行中において発生する場合もある。
ＳＲＡＭ回路を初期化する場合、アドレスを順に変化させてメモリセルに初期値を書き込む構成では、初期化に時間を要してしまうので、メモリセルのフリップフロップ回路の一部を変更して、初期化に要する時間を短縮した技術が提案されている（例えば特許文献１参照）。

特開平１０−２５５４７４号公報

ところで、この技術では、メモリセルを再設計する必要があるだけでなく、メモリセルを構成するトランジスター数が増加するので、メモリセルのサイズが大きくなって、単位面積当たりの記憶容量が減少する。このため、コストの上昇を招きやすい、といった欠点がある。
本発明は、上述した事情に鑑みてなされたもので、その目的の一つは、コストの上昇を抑えつつ、比較的短時間で初期化を完了することが可能なＳＲＡＭ回路を提供することにある。

上記目的を達成するために本発明に係るＳＲＡＭ回路は、複数のワード線と複数の相補ビット線との交差部に設けられた複数のメモリセルであって、各々は、前記ワード線が選択されたときに、前記ビット線の電位に応じたビットを記憶する、または、前記ビット線を記憶したビットに応じた電位とさせるメモリセルと、前記複数の相補ビット線を第１電位にプリチャージするとともに、外部回路から初期化信号が入力されたとき、前記相補ビット線のうち一方を前記第１電位に維持し、前記相補ビット線のうち他方を第２電位として、前記複数のワード線を選択する制御回路と、を具備することを特徴とする。本発明によれば、初期化信号が入力されたときに、相補ビット線のうち、他方について、プリチャージした第１電位から第２電位ビットに応じた電位となった上で、ワード線が選択されるので、アドレスを順に変化させる構成と比較して、比較的短時間で初期化を完了することできる。また、メモリセルを変更する必要がないので、コスト上昇を抑えることもできる。

本発明において、前記制御回路は、前記初期化信号が入力されたときに、前記相補ビット線のうち一方における前記第１電位を論理反転し、前記第２電位として、前記相補ビット線のうち他方に供給する第１の論理回路を含む構成としても良い。この構成によれば、第１の論理回路としては、初期化が指示されたときにインバータとして機能する論理回路を用いることができる。
この構成において、前記制御回路は、前記初期化信号が入力されたときに、前記相補ビット線と前記第１電位の給電線とを非接続にしてプリチャージを中断させる第２の論理回路と、前記相補ビット線のうち一方を前記第１の論理回路の入力端に接続させ、前記第１の論理回路の出力端を前記相補ビット線のうち他方に接続させる第３の論理回路と、を含む態様としても良い。

本発明の実施形態に係るＳＲＡＭ回路の構成を示す図である。 同ＳＲＡＭ回路におけるメモリセルの構成を示す図である。 同ＳＲＡＭ回路におけるタイミング調整回路の一例を示す図である。 同ＳＲＡＭ回路における初期化の動作を示す図である。 従来のＳＲＡＭ回路（その１）の構成を示す図である。 従来のＳＲＡＭ回路（その２）のメモリセルの構成を示す図である。 従来のＳＲＡＭ回路（その３）のメモリセルの構成を示す図である。

以下、図面を参照しながら、本発明に係る一実施形態について説明する。図１は、実施形態に係るＳＲＡＭ回路１の構成を示す図である。
この図に示されるように、ＳＲＡＭ回路１は、メモリセルアレイ１０および制御回路２０を有する。メモリセルアレイ１０には、本実施形態においてｍ本のワード線１２が図において左右方向に沿って設けられ、ｎ組の相補的な関係にあるビット線１４Ｌ、１４Ｒが、上下方向に沿って設けられている。メモリセル１００は、ｍ本のワード線１２とｎ本のビット線１４Ｒ（１４Ｌ）との交差に対応してマトリクス状に配列している。
なお、ｍ、ｎは、いずれも自然数である。ここで、図１においてマトリクスの行（ロウ）について、上から順に０、１、…、（ｍ−１）行と表記している。同様にマトリクスの列（カラム）について、左から順に０、１、…、（ｎ−１）列と表記している。

メモリセル１００自体については、例えば図２に示されるように、ｎ−ＭＯＳ型のトランジスター１１１、１１２と、ＮＯＴ回路（インバータ）１１３、１１４からなるフリップフロップ回路とを含む周知の６ＭＯＳ型である。なお、便宜的に、ＮＯＴ回路１１３の入力端（ＮＯＴ回路１１４の出力端）をノードＬと表記し、ＮＯＴ回路１１４の入力端（ＮＯＴ回路１１３の出力端）をノードＲと表記している。

図１の制御回路２０において、ロウ・デコーダ３０は、メモリセルアレイ１０のロウ側を制御するものである。詳細には、ロウ・デコーダ３０は、書込時または読出時に、ロウ・アドレスＡd_rをデコードして、指定されたロウに対応する選択信号をＨレベルとする。ここで、書込は、信号／ＷrがＬ（ロー）レベルときに指示され、読出は、信号／ＲdがＬレベルときに指示される。
なお、信号／Ｗr、／Ｒd、ロウ・アドレスＡd_rや、後述するカラム・アドレスＡd_c、同じく後述するリセット信号／Ｒstの取り込みは、信号／Ｃsの立ち上がりエッジで指定される。また、これらの信号は、図示省略した外部回路から供給される。

ロウ・デコーダ３０から出力される各選択信号は、各ロウに対応してそれぞれ設けられるＯＲ回路３２の一方の入力端に供給されて、ＯＲ回路３２による論理和信号がワード線１２に供給される構成となっている。
また、ロウ・デコーダ３０は、読出および書込以外の期間において、ビット線１４Ｌ、１４Ｒのプリチャージをローアクティブで指示する信号／Ｐreを出力する。この信号／Ｐreは、ＯＲ回路３４における一方の入力端に供給される。

制御回路２０において、カラム・デコーダ４０は、書込時または読出時に、カラム・アドレスＡd_cをデコードして、指定されたカラムへの選択信号をＨレベルとする。カラム・デコーダ４０から出力される各選択信号は、各カラムに対応してそれぞれ設けられるＯＲ回路４１における一方の入力端に供給される。

本実施形態において、すべてのメモリセル１００に対する初期化は、上記外部回路から供給されるリセット信号／Ｒstによりローアクティブで指示される。
フリップフロップ回路（ＦＦ）６０は、当該リセット信号／Ｒstを、信号／Ｃsの立ち上がりエッジで取り込んで信号／Ｒstfとして出力する。タイミング調整回路７０は、信号／Ｒstfを遅延させるとともに論理演算することによって、信号Ｒstp、Ｒstwをそれぞれ生成する。なお、タイミング調整回路７０の構成については後述する。

タイミング調整回路７０による出力信号のうち、信号Ｒstpは、ＯＲ回路３４における他方の入力端に供給されるとともに、ＯＲ回路４１における他方の入力端に各カラムにわたって共通に供給される。信号Ｒstwは、ＯＲ回路３２における他方の入力端に、各ロウにわたって共通に供給される。

アクセス部５０は、各カラムに対応して設けられ、それぞれ書込回路５２と読出回路５４とを内包する。このうち、書込回路５２は、書込時において、カラムで書き込むべきデータに応じて相補的な論理レベルの信号を端子ａ、ｂに出力するものである。また、読出回路５４は、読出時において、端子ａ、ｂに供給された相補的な論理レベルをデータに変換して出力するものである。

各カラムにおいて、アクセス部５０の端子ａは、ＮＯＴ回路４２の入力端とｎ−ＭＯＳ型のトランジスター４３Ｒの一端とに接続されている。一方、各カラムにおいて、アクセス部５０の端子ｂは、ＮＯＴ回路４２の出力端とともに、ｎ−ＭＯＳ型のトランジスター４３Ｌの一端に接続されている。
一方、ＯＲ回路４１の出力端は、トランジスター４３Ｌ、４３Ｒの共通ゲートにそれぞれ接続されている。

トランジスター４３Ｌの他端は、ビット線１４Ｌの一端と、ｐ−ＭＯＳ型のトランジスター４４Ｌのドレインと、ｐ−ＭＯＳ型のトランジスター４５のソースまたはドレインの一方とにそれぞれ接続されている。同様に、トランジスター４３Ｒの他端は、ビット線１４Ｒの一端と、ｐ−ＭＯＳ型のトランジスター４４Ｒのドレインと、トランジスター４５のソースまたはドレインの他方とにそれぞれ接続されている。
トランジスター４４Ｌ、４４Ｒ、４５のゲートには、ＯＲ回路３４による出力信号が各カラムにわたって共通に供給されている。また、トランジスター４４Ｌ、４４Ｒのソースは、それぞれＨレベルに保たれた給電線にそれぞれ接続されている。これにより、ＯＲ回路３４の出力信号がＬレベルとなったときに、ビット線１４Ｌ、１４Ｒのすべてが第１電位のＨレベルにプリチャージされる構成となっている。

図３は、タイミング調整回路７０の一例を示す回路図である。
この図に示されるように、タイミング調整回路７０は、ＮＯＴ回路７１０、７１２、７３２と、遅延回路７１１、７３０、７３１と、ＡＮＤ回路７１５、７３５と、を有する。
ＮＯＴ回路７１０は、フリップフロップ回路６０から出力される信号／Ｒstfを論理反転し、信号（Ａ）として出力する。

遅延回路７１１、７３０、７３１は、それぞれバッファ回路を多段接続したものであり、このうち、遅延回路７３０は、信号（Ａ）を時間ｔ１だけ遅延させて信号（Ｂ）として出力する。
遅延回路７１１およびＮＯＴ回路７１２は、信号（Ａ）を時間ｔ２だけ遅延させるとともに論理反転して信号（ａ）として出力し、同様に、遅延回路７３１およびＮＯＴ回路７３２は、信号（Ｂ）を時間ｔ３だけ遅延させるとともに論理反転して信号（ｂ）として出力する。
ＡＮＤ回路７１５は、信号（Ａ）と信号（ａ）との論理積を求めて信号Ｒstpとして出力する。同様に、ＡＮＤ回路７３５は、信号（Ｂ）と信号（ｂ）との論理積を求めて信号Ｒstwとして出力する。

次に、実施形態に係るＳＲＡＭ回路１の動作について説明する。図４は、ＳＲＡＭ回路１における初期化の動作を示すタイミングチャートである。
この図に示されるように、リセット信号／ＲstがＬレベルとなってＳＲＡＭ回路１の初期化が外部回路によって指示されると、当該リセット信号／Ｒstは、信号／Ｃsの立ち上がりエッジで取り込まれて、信号／Ｒstfとなり、タイミング調整回路７０に供給される。
タイミング調整回路７０に供給された信号／Ｒstfは、ＮＯＴ回路７１０によって論理反転されて信号（Ａ）となる。信号（Ｂ）は、遅延回路７３０によって時間ｔ１だけ信号（Ａ）を遅延させたものとなる。

ここで、本実施形態において、遅延時間ｔ２、ｔ３については、遅延時間ｔ１との関係において、次式を満たすように設定されている。
ｔ３＜（ｔ２−ｔ１）
このため、信号（Ａ）、（Ｂ）の順番に立ち上がる信号をそれぞれ論理反転して遅延させた信号（ａ）、（ｂ）については、図に示されるように、信号（ｂ）、（ａ）の順番で立ち下がる。
したがって、信号Ｒstp、Ｒstwについては、この順番で立ち上がり、この順番と逆の順番で立ち下がる。
また、遅延時間ｔ２については、信号／Ｃsの１周期よりも短くなるように設定される。このため、信号Ｒstwが、立ち上がってから立ち下がるまでの期間が、信号／Ｃsの周期内に収まっている。

次に、このような順番で論理レベルが変化する信号Ｒstp、Ｒstwに対して、タイミング調整回路７０よりも後段の部分がどのように変化するかについて説明する。
まず、初期化を実行する前段階について説明する。この前段階とは、リセット信号／Ｒstが信号／Ｃsによってフェッチされる前の段階である。このため、信号Ｒstp、ＲstwがいずれもＬレベルである。また、この初期化は、信号／Ｗrによる書込や信号／Ｒdによる読出が行われないときに実行される。このため、信号／Ｐreは、アクティブのＬレベルであり、また、ロウ・デコーダ３０による選択信号、および、カラム・デコーダ４０による選択信号のいずれもＬレベルである。

この前段階では、ＯＲ回路３４の出力信号がＬレベルであるので、各カラムにおいてトランジスター４４Ｌ、４４Ｒ、４５がオンする結果、各カラムにおいてビット線１４Ｌ、１４Ｒは、Ｈレベルにプリチャージされる。一方で、ＯＲ回路４１の出力信号がＬレベルであるので、トランジスター４３Ｌ、４３Ｒがオフする結果、ビット線１４Ｌの一端はＮＯＴ回路４２の出力端から電気的に切り離され、ビット線１４Ｒの一端はＮＯＴ回路４２の入力端から切り離される。

続いて、リセット信号／Ｒstが信号／Ｃsによってフェッチされたとき、上述したように信号Ｒstp、Ｒstwのうち、信号ＲstpがＨレベルになる。このため、ＯＲ回路３４の出力信号がＨレベルに遷移する。これにより、各カラムにおいて、トランジスター４４Ｌ、４４Ｒ、４５がオフするので、ビット線１４Ｌ、１４ＲはＨレベルの給電線から電気的に切り離されて非接続状態となり、プリチャージが中断される。これにより、ＯＲ回路３４が第２の論理回路として機能する。
また、各カラムではＯＲ回路４１の出力信号がＨレベルになるので、トランジスター４３Ｌ、４３Ｒがオンする。これにより、各カラムにおいてビット線１４Ｌの一端はＮＯＴ回路４２の出力端に電気的に接続され、ビット線１４Ｒの一端はＮＯＴ回路４２の入力端に接続される。これにより、ＯＲ回路４１が第３の論理回路として機能する。

一方、各カラムにおいてＮＯＴ回路４２は、プリチャージされたビット線１４ＲのＨレベルを論理反転して、Ｌレベルを第２電位としてビット線１４Ｌに供給する。これにより、ＮＯＴ回路４２が第１の論理回路として機能する。
各カラムにおいてビット線１４Ｌは、図４の実線で示されるように、プリチャージレベルのＨレベルからＬレベルに変化する一方、各カラムにおいてビット線１４Ｒは、同図の破線で示されるように、プリチャージレベルのＨレベルを維持する。

そして、信号Ｒstp、Ｒstwのうち、次に信号ＲstwがＨレベルになる。
信号ＲstwがＨレベルになると、各ロウにおけるＯＲ回路３２の出力信号は、ロウ・デコーダ３０の出力とは無関係に一斉にＨレベルとなる。このため、すべてのメモリセル１００においては、トランジスター１１１、１１２がオンする。このとき、各カラムにおいてビット線１４ＬはＬレベルであり、ビット線１４ＲはＨレベルであるから、各メモリセル１００においては、ノードＬにはＬレベルが書き込まれ、ノードＲにはＨレベルが書き込まれる。これにより、メモリセル１００における記憶状態がすべて初期化されることになる。

それぞれがＨレベルとなった信号Ｒstp、Ｒstwのうち、信号ＲstwがＬレベルに変化する。信号ＲstwがＬレベルになると、各ロウのＯＲ回路３２の出力信号も再びＬレベルになるので、すべてのメモリセル１００においては、トランジスター１１１、１１２がオフする。このため、メモリセル１００においては、ノードＬがＬレベルに、ノードＲがＨレベルに、それぞれ初期化された状態が確定する。
そして、信号Ｒstp、Ｒstwのうち、次に信号ＲstpがＬレベルになる。このため、ＯＲ回路３４の出力信号はＬレベルに変化するとともに、各カラムにおいて、ＯＲ回路４１の出力信号がＬレベルになる。
このため、トランジスター４４Ｌ、４４Ｒ、４５がオンするとともに、各カラムにおいてトランジスター４３Ｌ、４３Ｒがオフするので、各カラムにおいてビット線１４Ｌ、１４Ｒは、再びＨレベルにプリチャージされることになる。

なお、書込と読出との動作について簡単に説明する。
信号／Ｗrによって書込が指示されたとき、ロウ・デコーダ３０は、信号／ＰreをＨレベルにするとともに、ロウ・アドレスＡd_rで指定されるロウの選択信号をＨレベルにする。これにより、プリチャージが中断されるとともに、当該ロウのワード線１２がＨレベルになって、トランジスター１１１、１１２がオンになる。一方、カラム・デコーダ４０は、カラム・アドレスＡd_cで指定されるカラムの選択信号をＨレベルとする。これにより、当該カラムのトランジスター４３Ｌ、４３Ｒがオンになる。一方、当該カラムに対応する書込回路５２は、書き込むべきデータに応じて端子ａ、ｂを相補的な論理レベルとする。例えば書込回路５２は書き込むべきデータが“１”であれば、端子ａをＬレベルとし、端子ｂをＨレベルとする一方、書き込むべきデータが“０”であれば、端子ａをＨレベルとし、端子ｂをＬレベルとする。これによって、当該データは、ロウ・アドレスＡd_rで指定されたロウとカラム・アドレスＡd_cで指定されたカラムとの交差に対応するメモリセル１００のノードＬ、Ｒに書き込まれることになる。

信号／Ｒdによって読出が指示されたとき、ロウ・デコーダ３０およびカラム・デコーダ４０は、書込時と同様に動作する。これにより、ロウ・アドレスＡd_rで指定されたロウとカラム・アドレスＡd_cで指定されたカラムとの交差に対応するメモリセル１００においては、ノードＬがビット線１４Ｌに接続され、ノードＲがビット線１４Ｒに接続される。このとき、当該カラムに対応する読出回路５４は、端子ａ、ｂの差動電位に基づくデータを出力する。例えば読出回路５４は、端子ａがＬレベルであり、端子ｂがＨレベルであれば、データとして“１”を出力する一方、端子ａがＨレベルであり、端子ｂがＬレベルであれば、データとして“０”を出力する。これにより、当該メモリセル１００に記憶されたデータが読み出されることになる。

本実施形態に係るＳＲＡＭ回路１による効果について言及する前に、従来の比較例で初期化を実行する場合の問題点について説明する。
図５は、従来のＳＲＡＭ回路（その１）の構成を示す図である。この図に示される構成において初期化を実行するには、全メモリセルに対してデータの“０”（または“１”）を書き込まなければならない。このためには、全アドレスを順番に走査する必要があるので、初期化に長時間を要する、といった問題がある。
図６は、従来のＳＲＡＭ回路（その２）におけるメモリセルの構成を示す図である。この図に示される構成においては、ローアクティブのリセット信号／Ｒstによってｐチャネル型のトランジスター１１５がオンして、すべてのメモリセル１００においてノードＬが強制的にＬレベル（ノードＲがＨレベル）に初期化される。しかしながら、この構成では、メモリセルに７個のトランジスターが必要となるので、チップサイズが大きくなる、従来のメモリセルを流用できない（チップの再設計が必要となる）、といった問題がある。
図７は、従来のＳＲＡＭ回路（その３）の構成を示す図である。この図に示される構成においては、各カラムに設けられる読出回路５４の出力がリセットされる。詳細には、メモリセルから読み出された相補的な論理レベルが読出回路５４によってデータとして出力される際に、当該データを、フリップフロップ回路８２は、リセット信号／Ｒstの指示がＬレベルとなったときに強制的にリセットするとともに、出力イネーブル信号／ＯeがＬレベルのときに、リセットしたフリップフロップ回路８２の出力信号をバッファ８４が出力する、というものである。
ただし、この構成では、バッファ８４から出力されるデータが、見掛け上、リセットされただけであって、メモリセル１００の記憶内容が初期化されているわけではない。

これらの比較例に対して本実施形態にあっては、リセット信号／Ｒstを信号／Ｃsの立ち下がりにより取り込んだ信号／Ｒstfに基づき、信号Ｒstp、Ｒstwを生成し、このうち、信号Ｒstpによって、各カラムでのプリチャージを中断させるとともに、ビット線１４ＬをＬレベルとし、次に、信号Ｒstwによって全ワード線１２をＨレベルにして、ビット線１４ＬのＬレベルをノードＬに、ビット線１４ＲのＨレベルをノードＲにそれぞれ書き込んで、記憶内容を初期化する。このため、本実施形態によれば、メモリセルアレイ１０に変更を加えることなく、リセット信号で全メモリセル１００の記憶内容を一斉に初期化することができる。

また、本実施形態では、プリチャージされたビット線１４ＲのＨレベルを、リセット時においてＮＯＴ回路４２によって論理反転して、ビット線１４Ｌに供給する構成となっている。このため、本実施形態においてリセット時には、実質的に各カラムのビット線１４Ｌだけを駆動すれば良いので、ビット線１４Ｌ、１４Ｒのすべてを駆動する構成と比較して、駆動不足に陥ってしまう状況を回避することが容易となる。
さらに、本実施形態では、タイミング調整回路７０は、信号Ｒstp、Ｒstwの変化が信号／Ｃsの１サイクル内で完結するように生成しているので、ＳＲＡＭ回路１の初期化を短時間で完了することができる。

なお、実施形態では、メモリセルアレイ１０における全部のメモリセル１００についてリセットする構成としたが、複数に分割したブロックを単位としてリセットする構成としても良いし、分割したブロックを順番にリセットする構成としても良い。
また、特定のロウおよびカラムに対応した一部のメモリセル１００についてリセットする構成としても良い。一部のメモリセル１００についてリセットする場合には、リセットするメモリセル１００のロウに対応して信号Ｒstwを供給するとともに、リセットするメモリセル１００のカラムに対応して信号Ｒstpを供給する構成とすれば良い。
実施形態では、初期化の際にビット線１４ＬをＬレベルとし、ビット線１４ＲをＨレベルとしたが、これとは反対に、ビット線１４ＬをＨレベルとし、ビット線１４ＲをＬレベルとしても良い。

１…ＳＲＡＭ回路、１０…メモリセルアレイ、１２…ワード線、１４Ｌ、１４Ｒ…ビット線、２０…制御回路、３４、４１…ＯＲ回路、４２…ＮＯＴ回路、７０…タイミング調整回路、１００…メモリセル。

Claims (3)

1. 複数のワード線と複数の相補ビット線との交差部に設けられた複数のメモリセルであって、各々は、前記ワード線が選択されたときに、前記ビット線の電位に応じたビットを記憶する、または、前記ビット線を記憶したビットに応じた電位とさせるメモリセルと、
   前記複数の相補ビット線を第１電位にプリチャージするとともに、外部回路から初期化信号が入力されたとき、前記相補ビット線のうち一方を前記第１電位に維持し、前記相補ビット線のうち他方を第２電位として、前記複数のワード線を選択する制御回路と、
   を具備することを特徴とするＳＲＡＭ回路。
2. 前記制御回路は、前記初期化信号が入力されたとき、
   前記相補ビット線のうち一方における前記第１電位を論理反転し、前記第２電位として、前記相補ビット線のうち他方に供給する第１の論理回路を含む
   ことを特徴とする請求項１に記載のＳＲＡＭ回路。
3. 前記制御回路は、前記初期化信号が入力されたとき、
   前記相補ビット線と前記第１電位の給電線とを非接続にしてプリチャージを中断させる第２の論理回路と、
   前記相補ビット線のうち一方を前記第１の論理回路の入力端に接続させ、前記第１の論理回路の出力端を前記相補ビット線のうち他方に接続させる第３の論理回路と、を含む
   ことを特徴とする請求項２に記載のＳＲＡＭ回路。
   

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