KR20010056471A - 불휘발성 반도체 메모리 장치 - Google Patents

Abstract

여기에 개시되는 불휘발성 반도체 메모리 장치는 데이터를 저장하는 메인 메모리 필드와 상기 메인 메모리 필드에 대한 정보를 저장하는 리던던시 필드를 포함한다. 상기 리던던시 필드는 적어도 하나의 메모리 셀로 구성되고, 상기 메모리 셀은 워드 라인과 연결된 제어 게이트, 플로팅 게이트, 비트 라인과 연결된 드레인 그리고 접지 전압과 연결된 소스를 갖는다. 워드 라인 드라이버는 제어 신호에 응답하여 전원 전압 보다 높은 승압 전압과 전원 전압 중 어느 하나로 상기 워드 라인을 구동하고, 감지 증폭 수단은 상기 비트 라인과 연결되며 상기 제어 신호에 응답하여 상기 메모리 셀에 저장된 데이터를 감지한다. 상기 감지 증폭 수단은 소거 검증 동안에 상기 전원 전압과 제 1 노드 사이에 제 1 및 제 2 부하 저항을 병렬로 연결함으로써 데이터 검출 노드인 제 1 노드(A)에 챠지되는 전류량을 증가시킨다. 따라서, 상기 메모리 셀의 제어 게이트로 전원 전압이 인가될 때(소거 검증 동안에) 메모리 셀을 통해 디스챠지되는 전류의 증가분을 보상할 수 있어서 외부로부터 인가되는 전원 전압의 레벨이 낮아지더라도 불휘발성 반도체 메모리 장치는 정상적으로 동작할 수 있다.

Description

불휘발성 반도체 메모리 장치{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE}

본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 메인 메모리 필드에 대한 정보를 저장하는 리던던시 필드를 구비한 불휘발성 반도체 메모리 장치에 관한 것이다.

도 1은 일반적인 플래시 EEPROM 셀 트랜지스터의 구조를 보여주는 단면도이다.

플래시(flash) EEPROM(Electrically Erasable Programmable Read-Only Memory) 셀 트랜지스터는 일반적으로 절연막(7)에 의해 완전히 둘러싸여 있고, 실리콘 기판(2) 상에 형성된 소스(3)와 드레인(4) 사이에 배열된 전기적 플로팅 게이트(electrically floating gate: 6)와 워드 라인(word line)과 연결되는 제어 게이트(control gate: 8)를 갖는다. 셀 내에서 챠지 캐리어들(즉, 전자들)은 셀이 프로그램되었을 때 상기 절연막(7)을 통해 상기 플로팅 게이트(6)로 주입된다. 플래시 EEPROM 소자의 동작은 일반적으로 프로그램(program), 소거(erase), 독출(read)을 포함한 3 가지 모드(mode)로 구분된다.

일반적으로 플래시 셀은 기판으로부터 플로팅 게이트로 주입된 핫 전자에 의해 프로그램된다. 그러한 효과를 유도하기 위해, 소스와 벌크(bulk)가 접지될 때 셀로부터 데이터를 독출하기 위한 독출 전압(예를 들어, 제어 게이트로 약 4 ~ 5V, 드레인으로 약 1V, 그리고 소스와 벌크로 0V)보다 높은 프로그램 전압을 셀의 제어 게이트와 드레인에 제공해 주어야 한다.

프로그램 모드에서 상기 플로팅 게이트는 핫 전자들을 축적하고 축적된 전자들의 흐름을 차단한다. 플로팅 게이트 상에 많은 양의 차단된 전자들의 축적은 셀 트랜지스터의 유효 드레솔드 전압(threshold voltage)(예를 들어, 약 6 ~ 7V)을 증가시키는 원인이 된다. 만일 이 증가가 충분히 크다면, 상기 셀 트랜지스터는 독출 동작 동안 거기에 독출 전압이 인가될 때 비도전 상태로 남게 될 것이다. 이렇게 프로그램된 상태에서 상기 셀은 논리 0(OFF cell)을 저장한다. 그러한 셀들의 프로그램된 상태는 전원 공급이 중단되더라도 유지된다.

플래시 셀 트랜지스터 소거는 셀의 플로팅 게이트에 축적된 전하를 제거하는 것이다. 플래시 셀의 상기 소거는 예를 들어, 셀의 소스/드레인을 플로팅시키면서 제어 게이트로 음의 고전압(negative high voltage)(예로서, -10V)을 그리고 벌크로 양의 전압(positive voltage)(예로서, 5 ~ 6V)을 인가함으로써 수행될 수 있다. 이는, 상기 플로팅 게이트와 상기 벌크 사이의 얇은 절연막을 통해 상기 셀 트랜지스터의 드레솔드 전압(예를 들어, 1 ~ 3V)의 감소를 유도하는 콜드 전자 터널링(즉, Fowler-Nordheim 터널링)을 야기한다. 상기 소거 전압은 수용할 수 있는 최대 드레솔드 전압 이하에서 소거 전압이 소거될 때까지 상기 셀에 인가된다. 이 경우, 상기 셀은 논리 1(ON cell)을 저장한다. 따라서, 상기 비트 라인 전류의 모니터링에 의해 상기 셀의 프로그램/소거 상태(즉, 1 또는 0)가 결정될 수 있다.

이러한 섹터 소거 동작에서 드레솔드 전압 균일성, 구조 상태, 사용량, 온도 등에 의해 상기 셀 내에 하나 또는 그 이상의 셀들이 수용 가능한 최소 드레솔드 전압 아래에서 소거될 수 있다. 이는 너무 많은 전하들이 상기 셀들의 플로팅 게이트로부터 제거되기 때문으로, 이때 "디플리션(depletion)" 타입으로 셀들이 변한다. 상기 최소 드레솔드 전압 아래에서의 상기 셀 소거는 일반적으로 "과소거(overerase)"를 말한다. 과소거된 셀은 그와 동일한 비트 라인 상에 누설 전류를 유도하고, 이는 같은 비트 라인 상의 다른 셀들을 독출시 에러를 유발한다.

이러한 문제를 해결하기 위한 하나의 해결책은 상기 과소거된 셀들을 치유(repair)하는 것이다. 상기 과소거된 셀의 치유 방법은 과소거 검증(overerase verification)과 낮은 전압 레벨 프로그래밍을 이용하는 반복적인 처리이다.

일반적으로, 플래시 EEPROM 장치의 상기 섹터 소거 동작은 다음과 같이 수행된다. 우선, 섹터 내의 모든 셀들은 그들의 드레솔드 전압 분포를 좁히기 위해 순차적으로 프로그램된다(제 1 프로그래밍이라 함). 다음, 상기 섹터 내의 모든 셀들은 동시에 소거된다(메인 소거라 함). 그 후, 워드 라인의 행 선택에 의해 치유 동작이 개시되고, 셀들이 과소거 되었는지 아닌지 결정하기 위해 비트 라인들을 따라 하나씩 선택된 행 상의 셀들이 검사된다. 이러한 과정을 일반적으로 과소거 검증이라 한다. 이 검증에서 셀은 가장 낮은 드레솔드 전압에서 예상되는 전류보다 초과되는 전류가 흐를 때 과소거된다는 것이 검증된다. 과소거되었음이 검증된 셀은 로우 레벨 보상 전압(예를 들어, 제어 게이트로 2 ~ 5V, 드레인으로 6 ~ 9V, 그리고 소스 및 벌크로 0V)(제 2 프로그램이라 함)으로 프로그램된다. 다른 행들 상에 남아있는 셀들의 보상도 동일한 방법으로 수행된다.

플래시 셀 트랜지스터가 소거(온)되었을 때의 드레솔드 전압 분포와 프로그램(오프)되었을 때의 드레솔드 전압 분포가 도 2에 도시되어 있다.

대부분의 최신 고밀도 기술을 사용한 플래시 메모리 장치들은 칩 크기를 줄이기 위해 세그먼트 셀 어레이 구조를 채용한다. 즉, 벌크와 셀들은 다수의 섹터들로 나누어져 있고, 섹터 내 셀들의 소스들은 공통적으로 대응하는 벌크와 연결되어 있다. 이러한 구조는 섹터(예를 들어, 16k 또는 64k 바이트 용량)내 모든 셀들이 동시에 소거되도록 한다.

도 3은 일반적인 불휘발성 반도체 메모리 장치의 구성을 보여주고 있는 블록도이다. 메인 메모리 필드(22)의 섹터에 대한 정보는 리던던시 필드(24) 내에 구성된 페리 셀(peri cell)들에 저장된다. 이러한 페리 셀들의 독출 전압 마진(margin)을 여유롭게 하기 위해서 일반적으로 페리 셀의 소거 드레솔드 전압을 메모리 셀의 소거 드레솔드 전압(1 ~ 3V)보다 낮게(-1 ~ 1V) 한다. 도 4에는 페리 셀 트랜지스터가 소거(온)되었을 때의 드레솔드 전압 분포와 프로그램(오프)되었을 때의 드레솔드 전압 분포가 도시되어 있다.

도 5는 도 3에 도시된 워드 라인 드라이버와 감지 증폭 회로의 상세 회로도이다. 도 5를 참조하면, 상기 워드 라인 드라이버(10)는 레벨 쉬프터(12), PMOS 트랜지스터(MP1), NMOS 트랜지스터(MN1) 그리고 전압 분배기(14)를 포함한다. 상기 전압 분배기(14)는 전류 통로들이 전원 전압과 접지 전압 사이에 순차적으로 연결된 NMOS 트랜지스터들(MN2 ~ MN5)로 구성된다. 상기 PMOS 트랜지스터(MP1)는 외부로부터 제공되는 제어 신호()에 응답하여 상기 레벨 쉬프터(12)로부터 제공되는 전압을 워드 라인(W/L)으로 전달한다. 상기 NMOS 트랜지스터(MN1)는 상기 제어 신호()에 응답하여 상기 전압 분배기(14)로부터 제공되는 전압을 상기 워드 라인(W/L)으로 전달한다. 상기 워드 라인(W/L)은 페리 셀(C1)의 제어 게이트 단자와 연결된다.

상기 감지 증폭 회로(30)는 저항(R1), NMOS 트랜지스터(MN6) 그리고 인버터들(IV1, IV2)로 구성된다. 노드(A)에는 상기 저항(R1)에 의해 분압된 전원 전압이 인가된다. 상기 NMOS 트랜지스터(MN6)는 상기 제어 신호()에 응답하여 상기 노드(A)에 프리챠지된 전류를 상기 페리 셀(C1)의 드레인으로 전달한다. 상기 노드(A)의 전압 레벨은 상기 인버터들(IV1, IV2)을 통해 감지 신호(SAout)로 출력된다.

과소거 검증 동작은 메인 필드 내에 구성되는 메모리 셀의 제어 게이트로는 양의 전압(2 ~ 5V)을 인가하고 그것의 소스와 벌크 영역은 접지시키고 드레인으로는 양의 전압(5V)을 인가함으로써 수행된다. 반면 페리 셀의 과소거 검증 동작시에는 메인 필드 내의 메모리 셀에 대한 과소거 검증 동작시의 게이트 인가 전압(2 ~ 2.5V)보다 낮은 전압(1 ~ 1.5V)을 페리 셀의 제어 게이트로 인가한다.

일반적인 불휘발성 반도체 메모리 장치의 전원 전압은 2.7 ~ 3V 정도였다. 그러나 최근에는 1.5 ~ 1.8V의 전원 전압을 사용하는 불휘발성 반도체 메모리 장치가 개발되고 있는 추세이다. 전원 전압이 2.7 ~ 3V인 경우에 상기 전압 분배기(14)를 이용하여 워드 라인(W/L)으로 인가되는 과소거 검증 전압(1.0 ~1.5V)을 생성하는 것은 매우 용이하였다. 그러나, 전원 전압이 1.8V로 낮아지면 상기 워드 라인(W/L)으로 인가되는 전압(1.0 ~ 1.5V)을 생성하는 것이 용이하지 않다. 왜냐하면 NMOS 트랜지스터의 드레솔드 전압은 0.6 ~ 0.7V이므로 전압 분배기(14)로부터 출력되는 분배 전압의 전압 레벨이 원하는 전압 레벨보다 낮아지기 쉽기 때문이다. 한편, 저항을 이용한 전압 분배기는 워드 라인 드라이버의 로딩(loading)을 증가시키고, 그에 따라 전류 소모가 증가되므로 적합하지 않다.

따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 외부로부터 제공되는 전원 전압의 레벨이 낮아지더라도 안정적으로 동작하는 불휘발성 반도체 메모리 장치를 제공하는데 있다.

도 1은 일반적인 플래시 EEPROM 셀 트랜지스터의 구조를 보여주는 단면도이다.

도 2는 플래시 셀 트랜지스터가 소거되었을 때의 드레솔드 전압 분포와 프로그램되었을 때의 드레솔드 전압 분포를 보여주는 도면;

도 3은 일반적인 불휘발성 반도체 메모리 장치의 구성을 보여주는 블록도;

도 4는 페리 셀 트랜지스터가 소거되었을 때의 드레솔드 전압 분포와 프로그램되었을 때의 드레솔드 전압 분포를 보여주는 도면;

도 5는 도 3에 도시된 워드 라인 드라이버와 감지 증폭 회로의 상세 회로도; 그리고

도 6은 본 발명의 바람직한 실시예에 따른 워드 라인 드라이버와 감지 증폭 회로를 보여주는 회로도이다.

*도면의 주요 부분에 대한 부호의 설명*

100 : 워드 라인 드라이버

102 : 레벨 쉬프터

300 : 감지 증폭 회로

상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 데이터를 저장하는 메인 메모리 필드와 상기 메인 메모리 필드에 대한 정보를 저장하는 리던던시 필드를 포함하는 불휘발성 반도체 메모리 장치의 상기 리던던시 필드는 적어도 하나의 메모리 셀을 포함한다. 상기 메모리 셀은 워드 라인과 연결된 제어 게이트, 플로팅 게이트, 비트 라인과 연결된 드레인 그리고 접지 전압과 연결된 소스를 갖는다. 상기 불휘발성 메모리 장치는 워드 라인 드라이버와 비트 라인 드라이버를 포함한다. 상기 워드 라인 드라이버는 제어 신호에 응답하여 전원 전압 보다 높은 승압 전압과 전원 전압 중 어느 하나로 상기 워드 라인을 구동하고, 상기 감지 증폭 수단은 상기 비트 라인과 연결되고 상기 제어 신호에 응답하여 상기 메모리 셀의 데이터를 독출한다.

상기 감지 증폭 수단은 상기 전원 전압과 제 1 노드 사이에 연결된 제 1 부하 저항과; 일단이 상기 전원 전압과 연결된 제 2 부하 저항과; 상기 제어 신호에 응답하여 상기 제 2 저항의 타단을 상기 제 1 노드와 연결/비연결하는 제 1 스위칭 소자와; 상기 제어 신호에 응답하여 상기 제 1 노드를 상기 비트 라인과 연결/비연결하는 제 2 스위칭 소자; 그리고 상기 제 1 노드의 전압 레벨을 검출하는 검출 수단을 포함한다.

바람직한 실시예에 있어서, 상기 워드 라인 드라이버는 상기 승압 전압과 상기 워드 라인 사이에 형성된 전류 통로와 상기 제어 신호에 의해 제어되는 게이트를 가지는 PMOS 트랜지스터와; 상기 전원 전압과 상기 워드 라인 사이에 형성된 전류 통로와 상기 제어 신호에 의해 제어되는 게이트를 갖는다.

바람직한 실시예에 있어서, 상기 제 1 및 제 2 스위칭 소자들은 각각 NMOS 트랜지스터로 구성된다.

(작용)

이와 같은 장치에 의해서, 외부로부터 제공되는 전원 전압 레벨이 낮아지더라도 안정적으로 동작하는 불휘발성 반도체 메모리 장치가 구현된다.

(실시예)

이하 본 발명에 따른 실시예를 첨부된 도면 도 6을 참조하여 상세히 설명한다.

도 6은 본 발명의 바람직한 실시예에 따른 워드 라인 드라이버와 감지 증폭회로를 보여주는 회로도이다.

도 6을 참조하면, 상기 워드 라인 드라이버(100)는 레벨 쉬프터(102), PMOS 트랜지스터(MP11) 그리고 NMOS 트랜지스터(MN11)를 포함한다. 상기 PMOS 트랜지스터(MP11)는 외부로부터 제공되는 제어 신호()에 응답하여 상기 레벨 쉬프터(102)로부터 제공되는 전압을 워드 라인(W/L)으로 전달한다. 상기 제어 신호()는 소거 검증 동안에 활성화된다. 상기 NMOS 트랜지스터(MN11)는 상기 제어 신호()에 응답하여 전원 전압(VCC)을 상기 워드 라인(W/L)으로 전달한다. 상기 워드 라인(W/L)은 페리 셀(C)의 제어 게이트와 연결된다. 이 실시예에서, 상기 전원 전압(VCC)은 1.8V 이다.

상기 감지 증폭 회로(300)는 저항들(R11, R12), NMOS 트랜지스터들(MN12, MN13) 그리고 인버터들(IV11, IV12)로 구성된다. 상기 저항(R11)은 상기 전원 전압(VCC)과 노드(A) 사이에 연결되고, 상기 저항(R12)은 상기 전원 전압(VCC)과 상기 NMOS 트랜지스터(MN12)의 드레인 사이에 연결된다. 상기 NMOS 트랜지스터(MN12)는 상기 제어 신호()에 응답하여 상기 저항(R12)을 통해 분압된 전압을 상기 노드(A)로 전달한다.

상기 NMOS 트랜지스터(MN13)는 상기 제어 신호()에 응답하여 상기 노드(A)의 전압을 상기 페리 셀(C1)의 드레인으로 전달한다. 상기 노드(A)의 전압 레벨은 인버터들(IV11, IV12)을 통해 감지 신호(SAout)로 출력된다.

예를 들어, 상기 감지 증폭 회로(300)에 상기 저항(R2)과 NMOS 트랜지스터(MN12)가 없는 경우가 설명된다. 상기 제어 신호()가 하이 레벨이면 상기 NMOS 트랜지스터(MN13)가 턴 온되어 상기 저항(R11)에 의해 분압된 전원 전압이 상기 페리 셀(C1)의 드레인으로 인가된다. 이 때, 상기 페리 셀(C1)의 소거/프로그램 상태 즉, 온/오프 상태에 따라 상기 노드(A)의 전압 레벨이 달라진다. 다시 말하면, 상기 감지 증폭 회로(300)로부터 출력되는 감지 신호(SAout)는 상기 페리 셀(C1)의 온/오프 상태를 나타낸다.

이 때, 상기 제어 신호()가 하이 레벨이면 워드 라인(W/L)에는 상기 워드 라인 드라이버(100)의 NMOS 트랜지스터(MN11)를 통해 전원 전압(VCC)이 인가되므로, 종래의 전압 분배기(14)를 통한 전압보다 높은 전압이 상기 페리 셀(C1)의 제어 게이트로 인가된다. 따라서, 페리 셀(C1)을 통해 종래보다 많은 양의 전류가 디스챠지되고, 노드(A)의 전압 레벨이 낮아지게 된다. 이러한 이유로 페리 셀이 오프 상태인데도 불구하고 온 셀로 감지되는 경우가 발생하게 된다.

이러한 문제를 해결하기 위해서 감지 증폭 회로(300)는 종래와 달리 저항(R12)과 NMOS 트랜지스터(MN12)를 더 포함한다. 상기 제어 신호()가 하이 레벨이면 상기 NMOS 트랜지스터(MN12)가 턴 온되어 상기 저항들(R11, R12)이 전원 전압(VCC)과 노드(A) 사이에 병렬로 연결된다. 따라서, 상기 전원 전압(VCC)과 노드(A) 사이의 전체 저항은 감소되고 노드(A)에 챠지되는 전류의 양은 증가된다. 여기서, 상기 노드(A)에 챠지된 전류의 증가분은 상기 페리 셀(C1)을 통해 디스챠지되는 전류의 증가분을 보상하기 위한 전류이다. 하이 레벨인 상기 제어 신호()에 의해 상기 NMOS 트랜지스터(MN13)가 턴 온되어 상기 페리 셀(C1)을 통해 많은 양의 전류가 디스챠지되더라도 노드(A)에 챠지되는 전류의 양의 많으므로 상기 페리 셀(C1)의 온/오프 상태는 정상적으로 감지된다.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.

이상과 같은 본 발명에 의하면, 외부로부터 제공되는 전원 전압 레벨이 낮아지더라도 불휘발성 반도체 메모리 장치가 안정적으로 동작한다.

Claims (3)

1. 데이터를 저장하는 메인 메모리 필드와 상기 메인 메모리 필드에 대한 정보를 저장하는 리던던시 필드를 포함하는 불휘발성 반도체 메모리 장치에 있어서:

   상기 리던던시 필드는 적어도 하나의 메모리 셀로 구성되고;

   상기 메모리 셀은 워드 라인과 연결된 제어 게이트, 플로팅 게이트, 비트 라인과 연결된 드레인 그리고 접지 전압과 연결된 소스를 가지며;

   제어 신호에 응답하여 전원 전압 보다 높은 승압 전압과 전원 전압 중 어느 하나로 상기 워드 라인을 구동하는 워드 라인 드라이버 및;

   상기 비트 라인과 연결되고 상기 제어 신호에 응답하여 상기 메모리 셀의 데이터를 독출하는 감지 증폭 수단을 포함하되;

   상기 감지 증폭 수단은 상기 전원 전압과 제 1 노드 사이에 연결된 제 1 부하 저항과; 일단이 상기 전원 전압과 연결된 제 2 부하 저항과; 상기 제어 신호에 응답하여 상기 제 2 저항의 타단을 상기 제 1 노드와 연결/비연결하는 제 1 스위칭 소자와; 상기 제어 신호에 응답하여 상기 제 1 노드를 상기 비트 라인과 연결/비연결하는 제 2 스위칭 소자; 그리고 상기 제 1 노드의 전압 레벨을 검출하는 검출 수단을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
2. 제 1 항에 있어서,

   상기 워드 라인 드라이버는,

   상기 승압 전압과 상기 워드 라인 사이에 형성된 전류 통로와 상기 제어 신호에 의해 제어되는 게이트를 가지는 PMOS 트랜지스터와;

   상기 전원 전압과 상기 워드 라인 사이에 형성된 전류 통로와 상기 제어 신호에 의해 제어되는 게이트를 가지는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
3. 제 1 항에 있어서,

   상기 제 1 및 제 2 스위칭 소자들은 각각 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.