JPS60147997A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS60147997A JPS60147997A JP59003146A JP314684A JPS60147997A JP S60147997 A JPS60147997 A JP S60147997A JP 59003146 A JP59003146 A JP 59003146A JP 314684 A JP314684 A JP 314684A JP S60147997 A JPS60147997 A JP S60147997A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- differential amplifier
- pair
- amplifier circuit
- bit line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はＭＯＳ ）ランジスタを用いて構成されるダ
イナミ、り型の半導体記憶装置に関する。
イナミ、り型の半導体記憶装置に関する。
景近、ダイナミックＲＡＭの分野では、第１図に示すよ
うな構成のＭＯ８型センスアングが考えられている。第
２図はその各部分の電圧波形を示すタイミングチャート
である。プリチャージ期間’ｒｐでは制御信号φ、がｖ
ｃｃ電位（”ｌ（”レベルに対応）に、制御信号φ８が
Ｖ、Ｉｌ電位（′Ｌ”レベルに対応）に設定され、Ｐチ
ャネルＭＯ８Ｆ１ｉＴ１およびＮチャネルＭＯ８ＦＥＴ
、？が共に芽フ状態にされる。すると電源電圧Ｖ。ｅ、
Ｖ、ｓ印加点間の電流通路が遮断されて、２個のＰチャ
ネルＭＯ８ＦＥＴ Ｊ 、 ４からなるトランジスタ対
五と上記ＭＯ８ＦＩＵＴ ７とで構成されるＰチャネル
の差動増幅回路９および２個のＮチャネルＭＯ８ＦＥＴ
６ 、７からなるトランジスタ対−邑と上記ＭＯ８Ｆ
ＥＴ ２とで構成されるＮチャネルの差動増幅回路すは
共に動作しない。一方、このプリチャージ期間ではもう
１つの制御信号φＳがｖｃｅ電位に設定され、この信号
φＳによって１対のピット線ＢＬ 、 ＢＬ間に挿入さ
れているＮチャネルのＭＯＳＦＥＴ １１がオン状態に
され、このＭＯＳＦＥＴ Ｊ Ｚを介して１対のビット
線ＢＬ 、 ＢＬが短絡され、ビット線ＢＬと籠はとも
に同じ電位となっている。このプリチャージ期間以前の
アクティブ期間ＴＡでは、データ読み出し及びデータ増
幅動作によって１対のビット線ＢＬ 、 ＢＬ のいず
れか一方がＶＣＣ電位に、他方がＶ。電位に設定されて
いるので、との１対のビット線ＢＬ、ＢＬが短絡される
ことによってその電位ｖ、Ｌ、ｖ、ＨＨはともにそれぞ
れの電源電位の中にこのとき、Ｐチャネルのトランジス
タ対ΣとＰチャネルＭＯ８ＦＥＴ Ｊとの接続点１２の
電位■、は上記中間電位よシもＰチャネルＭＯ８ＦＥＴ
のしきい値電圧の絶対値Ｉ Ｖｔｐ ｌだけ高い値に設
定され、Ｎチャネルのトランジスタ対８とＮチャネルＭ
Ｏ８ＦＥＴ ２との接続点１３の電位Ｖ、は上記中間電
位よシもＮチャネルＭＯ８Ｆｌｉｌ！Ｔのしきい値電圧
ＶｔＮだけ低い値に設定される。
うな構成のＭＯ８型センスアングが考えられている。第
２図はその各部分の電圧波形を示すタイミングチャート
である。プリチャージ期間’ｒｐでは制御信号φ、がｖ
ｃｃ電位（”ｌ（”レベルに対応）に、制御信号φ８が
Ｖ、Ｉｌ電位（′Ｌ”レベルに対応）に設定され、Ｐチ
ャネルＭＯ８Ｆ１ｉＴ１およびＮチャネルＭＯ８ＦＥＴ
、？が共に芽フ状態にされる。すると電源電圧Ｖ。ｅ、
Ｖ、ｓ印加点間の電流通路が遮断されて、２個のＰチャ
ネルＭＯ８ＦＥＴ Ｊ 、 ４からなるトランジスタ対
五と上記ＭＯ８ＦＩＵＴ ７とで構成されるＰチャネル
の差動増幅回路９および２個のＮチャネルＭＯ８ＦＥＴ
６ 、７からなるトランジスタ対−邑と上記ＭＯ８Ｆ
ＥＴ ２とで構成されるＮチャネルの差動増幅回路すは
共に動作しない。一方、このプリチャージ期間ではもう
１つの制御信号φＳがｖｃｅ電位に設定され、この信号
φＳによって１対のピット線ＢＬ 、 ＢＬ間に挿入さ
れているＮチャネルのＭＯＳＦＥＴ １１がオン状態に
され、このＭＯＳＦＥＴ Ｊ Ｚを介して１対のビット
線ＢＬ 、 ＢＬが短絡され、ビット線ＢＬと籠はとも
に同じ電位となっている。このプリチャージ期間以前の
アクティブ期間ＴＡでは、データ読み出し及びデータ増
幅動作によって１対のビット線ＢＬ 、 ＢＬ のいず
れか一方がＶＣＣ電位に、他方がＶ。電位に設定されて
いるので、との１対のビット線ＢＬ、ＢＬが短絡される
ことによってその電位ｖ、Ｌ、ｖ、ＨＨはともにそれぞ
れの電源電位の中にこのとき、Ｐチャネルのトランジス
タ対ΣとＰチャネルＭＯ８ＦＥＴ Ｊとの接続点１２の
電位■、は上記中間電位よシもＰチャネルＭＯ８ＦＥＴ
のしきい値電圧の絶対値Ｉ Ｖｔｐ ｌだけ高い値に設
定され、Ｎチャネルのトランジスタ対８とＮチャネルＭ
Ｏ８ＦＥＴ ２との接続点１３の電位Ｖ、は上記中間電
位よシもＮチャネルＭＯ８Ｆｌｉｌ！Ｔのしきい値電圧
ＶｔＮだけ低い値に設定される。
次のアクティブ期間ＴＡでは制御信号φＳがＶｌｌｌｌ
電位に設定され、いままでオン状態にされていた１１／
ｆＯ８ＦｇＴ Ｚ １がオフ状態にされて１対のピット
線ＢＬ 、 ＢＬの短絡状態が解除される。さらにこの
アクティブ期間！Ａでは、制御信号φ、が″’Ｖｓ、電
位に、制御信号φ１がｖ６ｃ電位にそれぞれ設定されて
、ＰチャネルＭＯ８ＦＥＴ ＪおよびＮチャネルＭＯ８
ＦＥＴ ２が共にオン状態にされる。すると、Ｐチャネ
ルの差動増幅回路９およびＮチャネルの差動増幅回路１
０が動作を開始する。一方、このアクティブ期間ＴＡで
は図示しないデコーダによってワード線１７が選択駆動
される。一方上記ビット線ＢＬ 、 ＢＬのいずれか一
方には前記ワード線が接続されたメモリーセルが接続さ
れている。第１図ではたとえば一方のピット線ＢＬ に
メモリーセル１４が接続された状態を示しでおシ、この
メモリーセル１４はトランスファダートとしてのＭＯＳ
ＦＥＴ Ｊ ５とデータ記憶用のキャノヤシタ１６とで
構成され、キャパシタ１６の他端はｖｅ０電位印加点に
接続されている。いま、上記キャパシタ１６の一端の電
位がｖｅｃとなるようにデータ記憶がまされているとす
れば、ビット線ＢＬの電位が少し上昇し、ピット線ＢＬ
、ＢＬ間ではＢＬ側が高電位となるような電位差が生じ
る。そしてこの電位差はその後、上記差動増幅回路９．
１０−によって電源電位Ｖ、、 、 Ｖ、、まで順次拡
大される。
電位に設定され、いままでオン状態にされていた１１／
ｆＯ８ＦｇＴ Ｚ １がオフ状態にされて１対のピット
線ＢＬ 、 ＢＬの短絡状態が解除される。さらにこの
アクティブ期間！Ａでは、制御信号φ、が″’Ｖｓ、電
位に、制御信号φ１がｖ６ｃ電位にそれぞれ設定されて
、ＰチャネルＭＯ８ＦＥＴ ＪおよびＮチャネルＭＯ８
ＦＥＴ ２が共にオン状態にされる。すると、Ｐチャネ
ルの差動増幅回路９およびＮチャネルの差動増幅回路１
０が動作を開始する。一方、このアクティブ期間ＴＡで
は図示しないデコーダによってワード線１７が選択駆動
される。一方上記ビット線ＢＬ 、 ＢＬのいずれか一
方には前記ワード線が接続されたメモリーセルが接続さ
れている。第１図ではたとえば一方のピット線ＢＬ に
メモリーセル１４が接続された状態を示しでおシ、この
メモリーセル１４はトランスファダートとしてのＭＯＳ
ＦＥＴ Ｊ ５とデータ記憶用のキャノヤシタ１６とで
構成され、キャパシタ１６の他端はｖｅ０電位印加点に
接続されている。いま、上記キャパシタ１６の一端の電
位がｖｅｃとなるようにデータ記憶がまされているとす
れば、ビット線ＢＬの電位が少し上昇し、ピット線ＢＬ
、ＢＬ間ではＢＬ側が高電位となるような電位差が生じ
る。そしてこの電位差はその後、上記差動増幅回路９．
１０−によって電源電位Ｖ、、 、 Ｖ、、まで順次拡
大される。
第１図に示すＭＯ８型センスアンプでは、制御信号φ、
がｖｓｌｌ電位に、φ８がｖｃｃ電位に設定されてＰチ
ャネルＭＯ８ＦＥＴ １およびＮチャネルＭＯ８ＦＥＴ
２が同時にオン状態にされ、これにより差動増幅回路９
．１０が同時に動作を開始してビット線対ＢＬ 、 Ｂ
Ｌ間の微小電位差を検知、増幅することによって、メモ
リーセル１４からのデータセンスが行なわれる。
がｖｓｌｌ電位に、φ８がｖｃｃ電位に設定されてＰチ
ャネルＭＯ８ＦＥＴ １およびＮチャネルＭＯ８ＦＥＴ
２が同時にオン状態にされ、これにより差動増幅回路９
．１０が同時に動作を開始してビット線対ＢＬ 、 Ｂ
Ｌ間の微小電位差を検知、増幅することによって、メモ
リーセル１４からのデータセンスが行なわれる。
ところで半導体記憶装置では第１図に示すようなセンス
アンプがビット線対に対応した数だだけ設けられておシ
、各センスアンプを構成するＰチャネル、ＮチャネルＭ
Ｏ８ＦＥＴそれぞれのしきい値電圧■ＴＰ ＋ ｖＴＮ
にはそれぞればらつきが生じる。いまＰチャネ〃側の
しきい値電圧ＶＴＰのばらつきを″ΔＶＴ、、Ｎチャネ
ル側のしきい値電圧ＶＴＨのばらつきをΔＶＴＮとすれ
ば、各ビット線対ＢＬ 、 ＢＬ間におけるデータセン
ス時の初期電位差（すなわち、セル中のキヤ・ぐシタ１
６に蓄えられた電荷をビット線に転送することによシ生
ずる電位差）ΔＶは次式の値を満足する必要がある。
アンプがビット線対に対応した数だだけ設けられておシ
、各センスアンプを構成するＰチャネル、ＮチャネルＭ
Ｏ８ＦＥＴそれぞれのしきい値電圧■ＴＰ ＋ ｖＴＮ
にはそれぞればらつきが生じる。いまＰチャネ〃側の
しきい値電圧ＶＴＰのばらつきを″ΔＶＴ、、Ｎチャネ
ル側のしきい値電圧ＶＴＨのばらつきをΔＶＴＮとすれ
ば、各ビット線対ＢＬ 、 ＢＬ間におけるデータセン
ス時の初期電位差（すなわち、セル中のキヤ・ぐシタ１
６に蓄えられた電荷をビット線に転送することによシ生
ずる電位差）ΔＶは次式の値を満足する必要がある。
Δ■〉ΔＶＴＰ 十ΔＶＴＮ −（１）すなわち、上記
（１）式を満足しない場合には正確なデータセンスが行
なえなくなってしまう。
（１）式を満足しない場合には正確なデータセンスが行
なえなくなってしまう。
しかも、ＰチャネルＭＯ８ＦＥＴのしきい値電圧のばら
つきΔＶＴＰは、ＰチャネルＭＯ８ＦＥＴのソースおよ
びドレイン領域内に含まれているＰ型の不純物たとえば
ホウ素の拡散距離が、ＮチャネルＭＯ８ＦＥＴのソース
およびドレイン領域内に含まれているＮ型の不純物たと
えばヒ素のそれよりも大きいため、ＮチャネルＭＯ８Ｆ
ＥＴのしきい値電圧のばらつきΔＶＴＮよシも大きい。
つきΔＶＴＰは、ＰチャネルＭＯ８ＦＥＴのソースおよ
びドレイン領域内に含まれているＰ型の不純物たとえば
ホウ素の拡散距離が、ＮチャネルＭＯ８ＦＥＴのソース
およびドレイン領域内に含まれているＮ型の不純物たと
えばヒ素のそれよりも大きいため、ＮチャネルＭＯ８Ｆ
ＥＴのしきい値電圧のばらつきΔＶＴＮよシも大きい。
ちなみに、１．２μｍの設計基準でＮチャネルＭＯ８Ｆ
ＥＴを形成したときに発生するΔＶＴＮの値は約３５
ｍＶであり、１．５μｍの設計基準でＰチャネルＭＯ８
ＦＥＴを形成し。
ＥＴを形成したときに発生するΔＶＴＮの値は約３５
ｍＶであり、１．５μｍの設計基準でＰチャネルＭＯ８
ＦＥＴを形成し。
たときに発生するΔＶＴＰの値は約７０ ｍＶである。
この結果、上記（１）式におけるΔ■は最小でも約１０
５ ｍＶ必要である。
５ ｍＶ必要である。
一方、プリチャージ期間ＴＰでは単記したようにＭＯＳ
ＦＥＴ Ｚ １によってビット線対ＢＬ 、 ＢＬ は
初Ｖｅｅ）の電位に設定されている。そしてこの状態で
前記メモリーセルＬＬからのデータ読み出し時に電荷が
キヤ、４シタ１６からビットｉｌ！ＢＬに転送されるた
め、ＶＢＴ、の電位はΔＶだけ変化する。いま、メモリ
ーセル皿内のキャパシタ１６の容量値を０８、ビット線
ＢＬめ容量値をＣ。
ＦＥＴ Ｚ １によってビット線対ＢＬ 、 ＢＬ は
初Ｖｅｅ）の電位に設定されている。そしてこの状態で
前記メモリーセルＬＬからのデータ読み出し時に電荷が
キヤ、４シタ１６からビットｉｌ！ＢＬに転送されるた
め、ＶＢＴ、の電位はΔＶだけ変化する。いま、メモリ
ーセル皿内のキャパシタ１６の容量値を０８、ビット線
ＢＬめ容量値をＣ。
とすれば、上記初期電位差ΔＶは次式で与えられる。
ＣＢ／ＣＢの値はメモリーセルの大きさつまりキャノや
シタ１６の面積に応じて決定され、チップ面積を小゛さ
くするためにＣ８は小さくされており、通常のダイナミ
ックＲＡＭではＣＢ／ＣＢは１２程度の値にされている
。したがりてＶｃｅ＝ＳＶ。
シタ１６の面積に応じて決定され、チップ面積を小゛さ
くするためにＣ８は小さくされており、通常のダイナミ
ックＲＡＭではＣＢ／ＣＢは１２程度の値にされている
。したがりてＶｃｅ＝ＳＶ。
ｖ、、 ＝ ｏ ｖの場合、ΔＶは１７３ ｍＶである
。
。
ととろで、たとえばｖｃｃ＝４，５ｖの状態でプの値が
２．２５Ｖに設定されている状態のときに電源電圧ｖｃ
ｅが変動して５．５ｖになっがとする。
２．２５Ｖに設定されている状態のときに電源電圧ｖｃ
ｅが変動して５．５ｖになっがとする。
いま、第１図中のメモリーセル１４内のキヤ／Ｐシタ１
６の一端がｖ８８電位（すなわちＯＶ）と。
６の一端がｖ８８電位（すなわちＯＶ）と。
々るようなデータがこのセル中に記憶されているとする
と、電源電位ｖｅｏが４．５ｖから５．５■に変動する
ことによシ、このセル中の電位１０ｖより（５，５Ｖ−
４，５Ｖ）に上昇し、次のアクティブ動作のときの初期
電位差ΔＶ゛は次のような値となる ９６ｍＶ ・・・（３） なお、（３）式ではＣｎ／Ｃｓとして１２を用いた。
と、電源電位ｖｅｏが４．５ｖから５．５■に変動する
ことによシ、このセル中の電位１０ｖより（５，５Ｖ−
４，５Ｖ）に上昇し、次のアクティブ動作のときの初期
電位差ΔＶ゛は次のような値となる ９６ｍＶ ・・・（３） なお、（３）式ではＣｎ／Ｃｓとして１２を用いた。
上記（３）式は、第１図のようなセンスアンプのセンス
可能電位差が９６ ｍＶ以上であることを意味する。と
ころが、前記したようにＰチャネル。
可能電位差が９６ ｍＶ以上であることを意味する。と
ころが、前記したようにＰチャネル。
ＮチャネルＭＯ８ＦＥＴのしきい値電圧のばらつきの和
ΔＶＴＰ＋ΔＶＴＮは最小で約１０５ ｍＶもあるので
、この場合、センスアンプは胆動作し、正常なセンス動
作は行なわれなくなってしまう。このよう々電源変動に
対しても安定なセンス動作を行なわせるためにはＣ８の
値を大きく設定して（３）式のΔＶ′を大きくすればよ
い。ところが、Ｃ，を大きくすることはセル面積したが
ってチップ面積を大きくする仁とに表る。
ΔＶＴＰ＋ΔＶＴＮは最小で約１０５ ｍＶもあるので
、この場合、センスアンプは胆動作し、正常なセンス動
作は行なわれなくなってしまう。このよう々電源変動に
対しても安定なセンス動作を行なわせるためにはＣ８の
値を大きく設定して（３）式のΔＶ′を大きくすればよ
い。ところが、Ｃ，を大きくすることはセル面積したが
ってチップ面積を大きくする仁とに表る。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、チップ面積を増大させることなしに
高感度で安定にデータセンスを行なうととができる半導
体記憶装置を提供することにある。
あり、その目的は、チップ面積を増大させることなしに
高感度で安定にデータセンスを行なうととができる半導
体記憶装置を提供することにある。
この発明による半導体記憶装置は、ＮチャネルＭＯ８Ｆ
ＥＴで構成されだ差動増幅回路およびＰチャネルＭＯ８
ＦＥＴで構成された差動増幅回路のうち、データセンス
動作の初期ではいずれか一方のみを活性化させてビット
線対の電位差の増幅を行なってとの電位差をある程度大
きくして、その後、他方の差動増幅回路−を活性化して
高速にセンス動作を行なうようにしている。このように
すれば、データセンス時初期におけるセンス可能電圧が
、ＰチャネルＭＯ８ＦｇＴおよびＮチャネルＭＯ８ＦＥ
Ｔそれぞれのしきい値電圧のばらつきの和からいずれか
一方のしきい値電圧のばらつき程度にまで小さくでき、
これによってセンス感度の増大を実現している。
ＥＴで構成されだ差動増幅回路およびＰチャネルＭＯ８
ＦＥＴで構成された差動増幅回路のうち、データセンス
動作の初期ではいずれか一方のみを活性化させてビット
線対の電位差の増幅を行なってとの電位差をある程度大
きくして、その後、他方の差動増幅回路−を活性化して
高速にセンス動作を行なうようにしている。このように
すれば、データセンス時初期におけるセンス可能電圧が
、ＰチャネルＭＯ８ＦｇＴおよびＮチャネルＭＯ８ＦＥ
Ｔそれぞれのしきい値電圧のばらつきの和からいずれか
一方のしきい値電圧のばらつき程度にまで小さくでき、
これによってセンス感度の増大を実現している。
以下図面を参照してこの発明の一実施例を説明する。
この発明による半導体記憶装置は、第１図のような構成
において、ＰチャネルＭＯ８ＦＥＴ １のダートに前記
第２図中の制御信号φ２を供給する代りに第３図のタイ
ミングチャートに示すようなタイミングの制御信号φ′
、を供給するようにしたものである。
において、ＰチャネルＭＯ８ＦＥＴ １のダートに前記
第２図中の制御信号φ２を供給する代りに第３図のタイ
ミングチャートに示すようなタイミングの制御信号φ′
、を供給するようにしたものである。
次に動作を第３図のタイミングチャートを用いて説明す
る。なお、第３図においてＶｎＬＩＶｆｌｌ。
る。なお、第３図においてＶｎＬＩＶｆｌｌ。
はピッ） ｇ ＢＬ 、 ＢＬの電位、ｖＰ、ｖＮは接
続点１２．１３の電位である。まず、時刻ｔｏ以前でれ
制御信号φＳがｖｃｃ電位に設定されており、ＭＯＳＦ
ＥＴ １１がオン状態にされているので、前記と同様に
ビット線ＲＬ 、 ＢＬの電位Ｎ’ｆｌＬ ＋ ｖＲｆ
−は位にされて、ＭＯＳＦＥＴ Ｊ １がオフ状態にさ
れる。
続点１２．１３の電位である。まず、時刻ｔｏ以前でれ
制御信号φＳがｖｃｃ電位に設定されており、ＭＯＳＦ
ＥＴ １１がオン状態にされているので、前記と同様に
ビット線ＲＬ 、 ＢＬの電位Ｎ’ｆｌＬ ＋ ｖＲｆ
−は位にされて、ＭＯＳＦＥＴ Ｊ １がオフ状態にさ
れる。
したがって、このＭＯＳＦＥＴ １１によるイニシャラ
イズ状態は解除される。一方、この時刻ｔｏ にワード
線１７の電位が昇圧され一方のビット線ＢＬにメモリー
セル１４が選択的に接続されたと仮定し、しかもとのメ
モリーセル１４内のキヤ／ｆシタ１６の一端の電位が■
８１１となるようにデータが記憶されていると仮定す石
。上記メモリーセル１４がビット線ＢＬに接続されるこ
とにより、ビット線ＢＬの電位ｖｎＬはキヤ・（シタＩ
６とビット線ＢＬに存在す°るキャ・やシタとの間での
電荷再分配によってわずかに低下する。
イズ状態は解除される。一方、この時刻ｔｏ にワード
線１７の電位が昇圧され一方のビット線ＢＬにメモリー
セル１４が選択的に接続されたと仮定し、しかもとのメ
モリーセル１４内のキヤ／ｆシタ１６の一端の電位が■
８１１となるようにデータが記憶されていると仮定す石
。上記メモリーセル１４がビット線ＢＬに接続されるこ
とにより、ビット線ＢＬの電位ｖｎＬはキヤ・（シタＩ
６とビット線ＢＬに存在す°るキャ・やシタとの間での
電荷再分配によってわずかに低下する。
次に時刻ｔ１に制御信号φ８がｖｅｅ電位に設定される
。するとＮチャネルＭＯ８ＦＢＴ ２がオン状態にされ
、Ｎチャネルの差動増幅回路已が活性化される。このＭ
ＯＳＦＥＴ ２のコンダクタンスは比較的小さく設定さ
れてい石ので、このＭＯＳＦＥＴ２がオン状態゛になり
た後に接続点１３の電位Ｖ、は穏やかに■ｓ１！電位に
向って頴次低下してぼく。またこの電位ｖＮの変化の途
中で、ＭＯＳＦＥＴ６のケ゛−トすなわちビット線ｉと
接続点Ｊ３との間の電位差がＮチャネルＭＯ８ＦＥＴの
しきい値電圧ＶＴＮ以上にガると、ＭＯＳＦＥＴ ｔ；
がオン状態となυ、このＭＯＳＦＥＴ ６を介してピッ
ト線ＢＬが放電される。すなわち、電位ＶＦＩＬがｖｓ
ｌｌに向って順次低下する。すなわち、ピッ） 純ＴＩ
Ｌ、 ＢＬの電位ＶＢＬ、 ｖ■はＮチャネルの差動増
幅回路１０でフローティングの状態でセンスされる。
。するとＮチャネルＭＯ８ＦＢＴ ２がオン状態にされ
、Ｎチャネルの差動増幅回路已が活性化される。このＭ
ＯＳＦＥＴ ２のコンダクタンスは比較的小さく設定さ
れてい石ので、このＭＯＳＦＥＴ２がオン状態゛になり
た後に接続点１３の電位Ｖ、は穏やかに■ｓ１！電位に
向って頴次低下してぼく。またこの電位ｖＮの変化の途
中で、ＭＯＳＦＥＴ６のケ゛−トすなわちビット線ｉと
接続点Ｊ３との間の電位差がＮチャネルＭＯ８ＦＥＴの
しきい値電圧ＶＴＮ以上にガると、ＭＯＳＦＥＴ ｔ；
がオン状態となυ、このＭＯＳＦＥＴ ６を介してピッ
ト線ＢＬが放電される。すなわち、電位ＶＦＩＬがｖｓ
ｌｌに向って順次低下する。すなわち、ピッ） 純ＴＩ
Ｌ、 ＢＬの電位ＶＢＬ、 ｖ■はＮチャネルの差動増
幅回路１０でフローティングの状態でセンスされる。
一方、このとき、他方のピッ） ＠ ＢＬの電位ＶＢＬ
は、ＭＯＳＦＥＴ ６のダートとチャネルとの間の容素
結合によってわずかに低下する。
は、ＭＯＳＦＥＴ ６のダートとチャネルとの間の容素
結合によってわずかに低下する。
電位ＶＢＴ、が低下して、ＶＩＩＬとηにとの間の電位
差がトランジスタ対しを構成するＰチャネルＭＯ８ＦＥ
Ｔ ３ 、４のしきい値電圧ｖＴｐ以上に達する時刻ｔ
、になると、制御信号φ゛Ｐがｖｅｅ電位からｖ８．電
位にされる。するとＰチャネルＭＯ８ＦＦＴ１がオン状
態にされてＰチャネルの差動増幅回路９が活性化され
ＶＢＬ 、 Ｖ■は２つの差動増幅回路９．１０によっ
て電源電位ｖｃｃ、 ｖｓ、４１で高速に拡大される。
差がトランジスタ対しを構成するＰチャネルＭＯ８ＦＥ
Ｔ ３ 、４のしきい値電圧ｖＴｐ以上に達する時刻ｔ
、になると、制御信号φ゛Ｐがｖｅｅ電位からｖ８．電
位にされる。するとＰチャネルＭＯ８ＦＦＴ１がオン状
態にされてＰチャネルの差動増幅回路９が活性化され
ＶＢＬ 、 Ｖ■は２つの差動増幅回路９．１０によっ
て電源電位ｖｃｃ、 ｖｓ、４１で高速に拡大される。
このように上記実施例では、データセンスを行なう場合
にまずＮチャネルの差動増幅回路１０−を活性化してビ
ット線対ＢＬ 、 ＢＬ間の電位差を増幅し、その後、
との電位差がある程度大きくなってからＰチャネルの差
動増幅回路ヱを活性化してビット線対の電位をＶｃｃ
＋ Ｖｓｓ ｔで拡大するようにしたものである。した
がって、データセンス時の初期では、ｖＢＬ、 Ｖ孔間
の初期電位差ΔＶが少なくともＮチャネルＭＯ８ＦＥＴ
のしきい値電圧ＶＴＮのばらつきΔＶＴＮ以上あれば確
実にデータセンスを行なうととができる。
にまずＮチャネルの差動増幅回路１０−を活性化してビ
ット線対ＢＬ 、 ＢＬ間の電位差を増幅し、その後、
との電位差がある程度大きくなってからＰチャネルの差
動増幅回路ヱを活性化してビット線対の電位をＶｃｃ
＋ Ｖｓｓ ｔで拡大するようにしたものである。した
がって、データセンス時の初期では、ｖＢＬ、 Ｖ孔間
の初期電位差ΔＶが少なくともＮチャネルＭＯ８ＦＥＴ
のしきい値電圧ＶＴＮのばらつきΔＶＴＮ以上あれば確
実にデータセンスを行なうととができる。
すなわち、ΔＶの値はＰチャネルおよびＮチャネルの差
動増幅回路９＋１”ｋ同時に活性化する場合に比べて小
さなものとするととができ、これによりセル面積ひいて
はデツプ面積を大きくすることなしに高感度化が達成さ
れる。実際に２５６にビットのダイナミックＲＡＭにこ
の発明を実施したところ、メモリーセル１４内のキャノ
ヤシタ１６の容量値を３８１Ｆ （面積換算で５２ ／
＃＋／）にし−たときに、ＣＢ／Ｃｓ＃１８で動作した
。
動増幅回路９＋１”ｋ同時に活性化する場合に比べて小
さなものとするととができ、これによりセル面積ひいて
はデツプ面積を大きくすることなしに高感度化が達成さ
れる。実際に２５６にビットのダイナミックＲＡＭにこ
の発明を実施したところ、メモリーセル１４内のキャノ
ヤシタ１６の容量値を３８１Ｆ （面積換算で５２ ／
＃＋／）にし−たときに、ＣＢ／Ｃｓ＃１８で動作した
。
一方、差動増幅回路ｇ、Ｉｏを同時に活性化する場合、
キヤ・やシタ１６の容量値が８６１Ｆ（面積換算で７２
μ７）？）でこのときのＣｓ／Ｃｓは８程度にする必要
があった。す々わち、この場合のセンス感度は約１３０
ｍＶであった。これをチップ面精で比較すると、前者
が３２．０１１１ＩＩ＋、後者が４２、５ ｔｍ” で
あり、２５％ものチップ面積の削減が実現される。
キヤ・やシタ１６の容量値が８６１Ｆ（面積換算で７２
μ７）？）でこのときのＣｓ／Ｃｓは８程度にする必要
があった。す々わち、この場合のセンス感度は約１３０
ｍＶであった。これをチップ面精で比較すると、前者
が３２．０１１１ＩＩ＋、後者が４２、５ ｔｍ” で
あり、２５％ものチップ面積の削減が実現される。
第４図はこの発明の他の実施例の回路図である。この実
施例回路ではＮチャネルの差動増幅回路１０の接続点１
３とｖｌＩｆｉ電位印加点との間にもう１個のＮチャネ
ルＭＯ８ＦＥＴ １ Ｂを接続し、このＭＯＳＦＥＴ
１８のダートには、第５図のタイミングチャートに示す
ように制御信号φ′、と同じタイミングで変化する制御
信号φＮ２を供給するようにしている。
施例回路ではＮチャネルの差動増幅回路１０の接続点１
３とｖｌＩｆｉ電位印加点との間にもう１個のＮチャネ
ルＭＯ８ＦＥＴ １ Ｂを接続し、このＭＯＳＦＥＴ
１８のダートには、第５図のタイミングチャートに示す
ように制御信号φ′、と同じタイミングで変化する制御
信号φＮ２を供給するようにしている。
との実施例回路では、時刻１．のときに制御信号φドに
よってコンダクタンスが小さいＭ（ト）ＦＥＴ２によっ
て初期センスを行ない、ＭＯＳＦＥＴ Ｚがオン状態に
される時刻ｔ８のときには制御信号φ）丁、をＶＣＣ電
位に設定して、この信号φＮ２でコンダクタンスの大き
いＭＯＳＦＥＴ １ Ｂをオン状態にさせるようにした
ものである。したがって、この第４図中のＭＯＳＦＥＴ
２のコンダクタンスを第１図の場合よりも十分に小さ
くすることができ、これによってデータセンス時の初期
では高感度センスを図ることができ、ｔ、以降では高速
化を図ることができる。
よってコンダクタンスが小さいＭ（ト）ＦＥＴ２によっ
て初期センスを行ない、ＭＯＳＦＥＴ Ｚがオン状態に
される時刻ｔ８のときには制御信号φ）丁、をＶＣＣ電
位に設定して、この信号φＮ２でコンダクタンスの大き
いＭＯＳＦＥＴ １ Ｂをオン状態にさせるようにした
ものである。したがって、この第４図中のＭＯＳＦＥＴ
２のコンダクタンスを第１図の場合よりも十分に小さ
くすることができ、これによってデータセンス時の初期
では高感度センスを図ることができ、ｔ、以降では高速
化を図ることができる。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能である。たとえば全てのビット線対に
差動増幅回路９．１０が設けられる場合には、ＭＯＳＦ
ＥＴ Ｊ 、 ２ 、１８それぞれを独立に設ける代シ
に、１個のＭＯＳＦＥＴ １ 、２ 。
種々の変形が可能である。たとえば全てのビット線対に
差動増幅回路９．１０が設けられる場合には、ＭＯＳＦ
ＥＴ Ｊ 、 ２ 、１８それぞれを独立に設ける代シ
に、１個のＭＯＳＦＥＴ １ 、２ 。
１８を設けるようにしてもよい。たとえば第６図はｍ個
の差動増幅回路に対してＭＯＳＦＥＴ Ｉ 、 ２を共
通に設けるようにしたものである。
の差動増幅回路に対してＭＯＳＦＥＴ Ｉ 、 ２を共
通に設けるようにしたものである。
さらに上記実施例では始めにＮチャネルの差動増幅回路
已を活性化した後にＰチャネルの差動増幅回路９を活性
化する場合について説明したが、これはその逆にしても
よい。
已を活性化した後にＰチャネルの差動増幅回路９を活性
化する場合について説明したが、これはその逆にしても
よい。
以上説明したようにこの発明によれば、チップ面精を増
大させることなしに高感度で安定にデータセンスを行な
うことができる半導体装置装置が提供できる。
大させることなしに高感度で安定にデータセンスを行な
うことができる半導体装置装置が提供できる。
第１図は従来考えられているＭＯ８型センスアンプの回
路図、第２図はそのタイミングチャート、第３図はこの
発明に係る半導体記憶装置の一実施例の動作を示すタイ
ミングチャート、第４図はこの発明の他の実施例の構成
を示す回路図、第５図はそのタイミングチャート、第６
図はとの発明の変形例の構成を示す回路図である。 ５．８・・・交差ダートトランジスタ対、９，１０・・
差動増幅回路、ノ４・・・メモリーセル。 出願人代理人 弁理士 鈴 江 武 彦第１図 一７ｐ＋−ＴＡ−ニーＴｐ− 第３図 第４図 第５図
路図、第２図はそのタイミングチャート、第３図はこの
発明に係る半導体記憶装置の一実施例の動作を示すタイ
ミングチャート、第４図はこの発明の他の実施例の構成
を示す回路図、第５図はそのタイミングチャート、第６
図はとの発明の変形例の構成を示す回路図である。 ５．８・・・交差ダートトランジスタ対、９，１０・・
差動増幅回路、ノ４・・・メモリーセル。 出願人代理人 弁理士 鈴 江 武 彦第１図 一７ｐ＋−ＴＡ−ニーＴｐ− 第３図 第４図 第５図
Claims (7)
- （１） ビット線対と、第１の電源電位印加点に接続さ
れかつ上記ビット線対間に設けられ、活性化された際に
上記ビット線対相互間の電位差を増幅する第１導電型ト
ランジスタで構成された第１の差動増幅回路と、第２の
電源電位印加点に接続されかつ上記ビット線対間に設け
られ、上記第１の差動増幅回路が活性化された後に活性
化され、活性化された際には上記ビット線対相互間の電
位差を増幅する第２の差動増幅回路とを具備したことを
特徴とする半導体記憶装置。 - （２） 前記第２の差動増幅回路は、前記第１の差動増
幅回路が活性化され上記ビット線対相互間の電位差が第
２導電型トランジスタのしきい値電圧以上に達した後に
活性化されるように制御されている特許請求の範囲第１
項に記載の半導体記憶装置。 - （３）前記第１の差動増幅回路は第１導電型の第１ガい
し第３のトランジスタを有し、第１゜第２のトランジス
タは一端が共通接続され、他端およびゲートが交差結合
されてトランジス、り対をなし、このトランジスタ対の
各ダートには前記ビット線対の各電位が供給され、第３
のトランジスタの一端は上記トランジスタ対の共通接続
点に接続され、他端、は第１の電源電位印加点に接続さ
れ、ダートには制御信号が供給されており、かつ前記第
２０差動増幅回路は第２導電型の第１ないし第３のトラ
ンジスタを有し、第１．第２のトランジスタは一端が共
通接続され、他端およびダートが交差結合されてトラン
ジスタ対をなし、このトランジスタ対の各ダートには前
記ビット線対の各電位が供給され、第３のトランジスタ
の一端は上記トランジスタ対の共通接続点に接続され、
他端社第２の電源電位印加点に接続され、ダートには制
御信号が供給されている特許請求の範囲第１項に記載の
半導体記憶装置。 - （４） 前記トランジスタ対の共通接続点は複数の第１
の差動増幅回路にわたって共通接続されてお）、前記第
３のトランジスタはこの複数の第１の差動増幅回路に対
して１個のみ設けられている特許請求の範囲第３項に記
載の半導体記憶装置。 - （５）前記トランジスタ対の共通接続点は複数の第２の
差動増幅回路にわたって共通接続されており、前記第３
のトランジスタはこの複数の第２の差動増幅回路に対し
て１個のみ設けられイいる特許請求の範囲第３項に記載
の半導体記憶装置。 - （６）前記ビット線対相互間にはこのビット線対相互を
短絡するためのトランジスタが設ケラれている特許請求
の範囲第１項に記載の半導体記憶装置。 - （７） 前記ビット線対には、それぞれ１個のトランジ
スタおよびキャノやシタからなるメモリーセルが接続さ
れ、このピット線の電位はこのメモリーセルに蓄えられ
ているデータに応じて変化される特許請求の範囲第１項
に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59003146A JPS60147997A (ja) | 1984-01-11 | 1984-01-11 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59003146A JPS60147997A (ja) | 1984-01-11 | 1984-01-11 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60147997A true JPS60147997A (ja) | 1985-08-05 |
Family
ID=11549209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59003146A Pending JPS60147997A (ja) | 1984-01-11 | 1984-01-11 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60147997A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6369095A (ja) * | 1986-08-29 | 1988-03-29 | ブル・ソシエテ・アノニム | 読取り増幅器 |
| JPS63288496A (ja) * | 1986-11-21 | 1988-11-25 | サムスン エレクトロニクス カンパニー リミテッド | 高性能ｄｒａｍのためのセンス増幅器 |
-
1984
- 1984-01-11 JP JP59003146A patent/JPS60147997A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6369095A (ja) * | 1986-08-29 | 1988-03-29 | ブル・ソシエテ・アノニム | 読取り増幅器 |
| JPH0459715B2 (ja) * | 1986-08-29 | 1992-09-24 | Bull Sa | |
| JPS63288496A (ja) * | 1986-11-21 | 1988-11-25 | サムスン エレクトロニクス カンパニー リミテッド | 高性能ｄｒａｍのためのセンス増幅器 |
| JPH0462436B2 (ja) * | 1986-11-21 | 1992-10-06 | Sansei Electronics Corp |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2607309B2 (ja) | 半導体メモリーのセンスアンプ駆動回路 | |
| JPH02201797A (ja) | 半導体メモリ装置 | |
| JPH0750556A (ja) | フリップフロップ型増幅回路 | |
| JPH06103768A (ja) | 半導体記憶装置 | |
| EP0271067A2 (en) | Method of sensing data at high speed, and dynamic semiconductor memory apparatus for realizing the method | |
| US4860257A (en) | Level shifter for an input/output bus in a CMOS dynamic ram | |
| JP3359567B2 (ja) | 電荷増幅ビットラインセンスアンプを有する半導体メモリ装置 | |
| US6411559B1 (en) | Semiconductor memory device including a sense amplifier | |
| JP2756797B2 (ja) | Ｆｅｔセンス・アンプ | |
| US6829189B2 (en) | Semiconductor memory device and bit line sensing method thereof | |
| JP2766056B2 (ja) | 電流センス増幅器 | |
| US4949306A (en) | Sense circuit and semiconductor memory having a current-voltage converter circuit | |
| JP2523736B2 (ja) | 半導体記憶装置 | |
| JPS60147997A (ja) | 半導体記憶装置 | |
| US6404686B1 (en) | High performance, low cell stress, low power, SOI CMOS latch-type sensing method and apparatus | |
| JPH08147976A (ja) | 半導体集積回路 | |
| US4060740A (en) | Sensing amplifier for capacitive MISFET memory | |
| JPH09297992A (ja) | センスアンプ回路 | |
| US5696725A (en) | High-speed sense amplifier for semiconductor memory device | |
| US7049854B2 (en) | sense amplifier having low-voltage threshold transistors | |
| JPH01192078A (ja) | 半導体記憶装置及びレベルシフト回路 | |
| JPH0656719B2 (ja) | 半導体記憶装置 | |
| KR0145859B1 (ko) | 승압전압이 사용되는 컬럼선택수단을 구비하는 반도체 메모리 | |
| JPH0415558B2 (ja) | ||
| JPS60147998A (ja) | 半導体記憶装置 |