JP2002094362A - セレクタ - Google Patents
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【課題】 小さな回路規模で消費電力の少ない大規模セ
レクタを提供する。 【解決手段】 ８対１セレクタを構成する場合、第１列
目に２対１セレクタ１〜４を４個、第２列目に２対１セ
レクタ５を１個配置する。２対４デコーダ６によりアド
レス入力の上位２ビットｂ２，ｂ１の組み合わせを行
い、これにより得られた制御信号Ｂ４〜Ｂ１によって、
第１列目のセレクタ１〜４の入力のうち２つを選択す
る。次にアドレス入力の第３ビットｂ０によってこの２
つの入力のうち１つを選択する。これにより、アドレス
入力の本数を増やすことなく論理段数の削減を図り、回
路規模の小さいセレクタを得る。
レクタを提供する。 【解決手段】 ８対１セレクタを構成する場合、第１列
目に２対１セレクタ１〜４を４個、第２列目に２対１セ
レクタ５を１個配置する。２対４デコーダ６によりアド
レス入力の上位２ビットｂ２，ｂ１の組み合わせを行
い、これにより得られた制御信号Ｂ４〜Ｂ１によって、
第１列目のセレクタ１〜４の入力のうち２つを選択す
る。次にアドレス入力の第３ビットｂ０によってこの２
つの入力のうち１つを選択する。これにより、アドレス
入力の本数を増やすことなく論理段数の削減を図り、回
路規模の小さいセレクタを得る。
Description
【０００１】
【発明の属する技術分野】本発明はセレクタに関するも
のであり、特に回路規模が大きい場合において有効なセ
レクタを提供するものである。
のであり、特に回路規模が大きい場合において有効なセ
レクタを提供するものである。
【０００２】
【従来の技術】近年、通信容量の増大に伴い、通信回線
の設定や故障パスの迂回等に使用されるスイッチ回路の
大規模化が図られてきている。このようなスイッチ類を
構成する回路要素の１つにセレクタが挙げられる。例え
ばＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｄｉｔａｌ
Ｈｉｅｒａｒｃｈｙ）システムにおいて、４０Ｇｂｐｓ
の入力容量、４０Ｇｂｐｓの出力容量を持ち、この切り
替え単位がＳＤＨのハイアラーキ５２Ｍｂｐｓ対のＳＴ
Ｓ（Ｓｙｎｃｈｒｏｎｏｕｓ ＴｒａｎｓｆｅｒＳｉｇ
ｎａｌ）−１であるスイッチを想定すると、システムを
構成するスイッチの数は４０Ｇｂｐｓ／５２Ｍｂｐｓ＝
７６８個となり、この場合は７６８×７６８のマトリク
ススイッチが必要となる。
の設定や故障パスの迂回等に使用されるスイッチ回路の
大規模化が図られてきている。このようなスイッチ類を
構成する回路要素の１つにセレクタが挙げられる。例え
ばＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｄｉｔａｌ
Ｈｉｅｒａｒｃｈｙ）システムにおいて、４０Ｇｂｐｓ
の入力容量、４０Ｇｂｐｓの出力容量を持ち、この切り
替え単位がＳＤＨのハイアラーキ５２Ｍｂｐｓ対のＳＴ
Ｓ（Ｓｙｎｃｈｒｏｎｏｕｓ ＴｒａｎｓｆｅｒＳｉｇ
ｎａｌ）−１であるスイッチを想定すると、システムを
構成するスイッチの数は４０Ｇｂｐｓ／５２Ｍｂｐｓ＝
７６８個となり、この場合は７６８×７６８のマトリク
ススイッチが必要となる。
【０００３】しかし、マトリクススイッチをＬＳＩで実
現する場合は、ＬＳＩの面積の大半（約５０〜７０％前
後）をセレクタ部が占有してしまうため、セレクタ部の
回路規模はできるだけ小さい方が望ましい。また、単な
るセレクタ部の回路規模のみではなく、配線本数も重要
な要素であり、ＬＳＩのレイアウトや占有面積に直接影
響を与えるので、回路規模が小さいのみならず配線本数
が少ない事が要求される。また、セレクタが大規模にな
るに従って論理段数が増加することから、処理速度を考
慮した設計も要求されてくる。よって、論理段数の少な
いセレクタの実現が望まれている。
現する場合は、ＬＳＩの面積の大半（約５０〜７０％前
後）をセレクタ部が占有してしまうため、セレクタ部の
回路規模はできるだけ小さい方が望ましい。また、単な
るセレクタ部の回路規模のみではなく、配線本数も重要
な要素であり、ＬＳＩのレイアウトや占有面積に直接影
響を与えるので、回路規模が小さいのみならず配線本数
が少ない事が要求される。また、セレクタが大規模にな
るに従って論理段数が増加することから、処理速度を考
慮した設計も要求されてくる。よって、論理段数の少な
いセレクタの実現が望まれている。
【０００４】上記ＳＤＨシステムの例で考えると、７６
８×７６８マトリクススイッチをＬＳＩで効率的に実現
する方法として、７６８対１セレクタを用いる方法や、
時分割処理を施しアドレス信号の多重化を行うことでセ
レクタの数を削減する方法が考えられる。時分割処理を
した場合、例えば１２時分割をすれば、セレクタ数は７
６８／１２＝６４となり、６４対１セレクタで上記シス
テムを構築することが可能となる。
８×７６８マトリクススイッチをＬＳＩで効率的に実現
する方法として、７６８対１セレクタを用いる方法や、
時分割処理を施しアドレス信号の多重化を行うことでセ
レクタの数を削減する方法が考えられる。時分割処理を
した場合、例えば１２時分割をすれば、セレクタ数は７
６８／１２＝６４となり、６４対１セレクタで上記シス
テムを構築することが可能となる。
【０００５】図５に最も一般的なセレクタの構成を示
す。図５は８対１セレクタの例を示したものであり、５
０〜５６は２対１セレクタであり、２本の入力から１本
を選択出力する２×２入力型ＡＮＤ−ＮＯＲ回路から構
成されている。一般に８対１セレクタの場合、８は２の
３乗の関係にあるため、１の入力を選択出力するには６
本のアドレス入力信号が必要になるが、３本のアドレス
入力信号ｂ２，ｂ１，ｂ０がインバータ５７〜５９によ
り相補アドレス信号として６本生成され、２対１セレク
タ５０〜５６に供給されている構成である。
す。図５は８対１セレクタの例を示したものであり、５
０〜５６は２対１セレクタであり、２本の入力から１本
を選択出力する２×２入力型ＡＮＤ−ＮＯＲ回路から構
成されている。一般に８対１セレクタの場合、８は２の
３乗の関係にあるため、１の入力を選択出力するには６
本のアドレス入力信号が必要になるが、３本のアドレス
入力信号ｂ２，ｂ１，ｂ０がインバータ５７〜５９によ
り相補アドレス信号として６本生成され、２対１セレク
タ５０〜５６に供給されている構成である。
【０００６】また、図５のような一般的なセレクタを使
用せず、トランジスタレベルから最適化を図り大規模マ
トリクススイッチを実現する方法もある。この方法を用
いた従来技術として、特開平８−６５７１９号公報に開
示されたクロスポイントスイッチ回路及び半導体集積回
路を図６に示す。
用せず、トランジスタレベルから最適化を図り大規模マ
トリクススイッチを実現する方法もある。この方法を用
いた従来技術として、特開平８−６５７１９号公報に開
示されたクロスポイントスイッチ回路及び半導体集積回
路を図６に示す。
【０００７】図６は、入力端子と出力端子の構成が４＊
４のクロスポイントスイッチの構成図である。図６にお
いて、Ｉ１〜Ｉ４は入力端子、Ｏ１〜Ｏ４は出力端子、
Ｑ１（１）〜Ｑ６（１），Ｑ１（２）〜Ｑ６（２）、Ｑ
１（３）〜Ｑ６（３）及びＱ１（４）〜Ｑ６（４）はＮ
ＭＯＳトランジスタで、スイッチ及びデコーダ単位ユニ
ット１（１）〜１（４）を夫々構成している。
４のクロスポイントスイッチの構成図である。図６にお
いて、Ｉ１〜Ｉ４は入力端子、Ｏ１〜Ｏ４は出力端子、
Ｑ１（１）〜Ｑ６（１），Ｑ１（２）〜Ｑ６（２）、Ｑ
１（３）〜Ｑ６（３）及びＱ１（４）〜Ｑ６（４）はＮ
ＭＯＳトランジスタで、スイッチ及びデコーダ単位ユニ
ット１（１）〜１（４）を夫々構成している。
【０００８】また、ＩＶ１（１）〜ＩＶ４（１），ＩＶ
１（２）〜ＩＶ４（２），ＩＶ１（３）〜ＩＶ４（３）
及びＩＶ１（４）〜ＩＶ４（４）はインバータ、ＮＩ１
（１），ＮＩ２（１），ＮＩ１（２），ＮＩ２（２），
ＮＩ１（３），ＮＩ２（３），ＮＩ１（４），ＮＩ２
（４）はノンインバータであり、ＩＶ１（１）〜ＩＶ４
（１）とＮＩ１（１），ＮＩ２（１）、ＩＶ１（２）〜
ＩＶ４（２）とＮＩ１（２），ＮＩ２（２），ＩＶ１
（３）〜ＩＶ４（３）とＮＩ１（３），ＮＩ２（３）及
びＩＶ１（４）〜ＩＶ４（４）とＮＩ１（４），ＮＩ２
（４）は夫々アドレスバッファ単位ユニット２（１）〜
２（４）を構成している。
１（２）〜ＩＶ４（２），ＩＶ１（３）〜ＩＶ４（３）
及びＩＶ１（４）〜ＩＶ４（４）はインバータ、ＮＩ１
（１），ＮＩ２（１），ＮＩ１（２），ＮＩ２（２），
ＮＩ１（３），ＮＩ２（３），ＮＩ１（４），ＮＩ２
（４）はノンインバータであり、ＩＶ１（１）〜ＩＶ４
（１）とＮＩ１（１），ＮＩ２（１）、ＩＶ１（２）〜
ＩＶ４（２）とＮＩ１（２），ＮＩ２（２），ＩＶ１
（３）〜ＩＶ４（３）とＮＩ１（３），ＮＩ２（３）及
びＩＶ１（４）〜ＩＶ４（４）とＮＩ１（４），ＮＩ２
（４）は夫々アドレスバッファ単位ユニット２（１）〜
２（４）を構成している。
【０００９】図７は、入力が４に対して出力が２とさ
れ、出力の数が入力の数の１／２とされた場合のクロス
ポイントスイッチの構成図である。尚、図６と同等部分
については同一符号で示されている。図７において、５
ａ〜５ｄは多重化単位ユニットであり、アドレス信号Ａ
１（１）とＡ１（２），Ａ２（１）とＡ２（２），Ａ１
（３）とＡ１（４），Ａ２（３）とＡ２（４）の周波数
に対して２倍の周波数をもって時分割多重するアドレス
信号多重化回路を構成し、多重化アドレス信号Ａ１
［１］，Ａ２［１］，Ａ１［２］，Ａ２［２］を夫々出
力している。
れ、出力の数が入力の数の１／２とされた場合のクロス
ポイントスイッチの構成図である。尚、図６と同等部分
については同一符号で示されている。図７において、５
ａ〜５ｄは多重化単位ユニットであり、アドレス信号Ａ
１（１）とＡ１（２），Ａ２（１）とＡ２（２），Ａ１
（３）とＡ１（４），Ａ２（３）とＡ２（４）の周波数
に対して２倍の周波数をもって時分割多重するアドレス
信号多重化回路を構成し、多重化アドレス信号Ａ１
［１］，Ａ２［１］，Ａ１［２］，Ａ２［２］を夫々出
力している。
【００１０】図７の方法によれば、図６の４＊４のクロ
スポイントスイッチと同等の機能を実現するため、アド
レス信号Ａ１（１），Ａ１（２），Ａ２（１），Ａ２
（２），Ａ１（３），Ａ１（４），Ａ２（３），Ａ２
（４）は入力信号周波数の２倍で動作され、出力Ａ１
［１］，Ａ２［１］，Ａ１［２］，Ａ２［２］は入力信
号の２倍の周波数で多重化された形式をもって出力され
る。
スポイントスイッチと同等の機能を実現するため、アド
レス信号Ａ１（１），Ａ１（２），Ａ２（１），Ａ２
（２），Ａ１（３），Ａ１（４），Ａ２（３），Ａ２
（４）は入力信号周波数の２倍で動作され、出力Ａ１
［１］，Ａ２［１］，Ａ１［２］，Ａ２［２］は入力信
号の２倍の周波数で多重化された形式をもって出力され
る。
【００１１】図８は図７における多重化単位ユニット５
ａの論理構成図、図９は図７のクロスポイントスイッチ
のタイミングチャートである。図７において、多重化単
位ユニット５ａは、アドレス信号Ａ１（１）とＡ１
（２）とを多重化するものであり、図８に示すマルチプ
レクス論理により、切り換えパルスＭＰのハイレベル期
間にアドレスＡ１（１）を通過させるＡＮＤ１、切り換
えパルスＭＰのローレベル期間にアドレスＡ１（２）を
通過させるＡＮＤ２、そして、ＡＮＤ１，ＡＮＤ２の論
理和をとって多重化アドレス信号Ａ１［１］を出力する
ＯＲ１で構成されている。
ａの論理構成図、図９は図７のクロスポイントスイッチ
のタイミングチャートである。図７において、多重化単
位ユニット５ａは、アドレス信号Ａ１（１）とＡ１
（２）とを多重化するものであり、図８に示すマルチプ
レクス論理により、切り換えパルスＭＰのハイレベル期
間にアドレスＡ１（１）を通過させるＡＮＤ１、切り換
えパルスＭＰのローレベル期間にアドレスＡ１（２）を
通過させるＡＮＤ２、そして、ＡＮＤ１，ＡＮＤ２の論
理和をとって多重化アドレス信号Ａ１［１］を出力する
ＯＲ１で構成されている。
【００１２】次に、図７のクロスポイントスイッチの動
作を図８と図９を参照しながら簡単に説明する。尚、図
７のスイッチ及びデコーダ単位ユニット１（１），１
（２）についての動作についての説明は省略する。
作を図８と図９を参照しながら簡単に説明する。尚、図
７のスイッチ及びデコーダ単位ユニット１（１），１
（２）についての動作についての説明は省略する。
【００１３】図９において、多重化アドレス信号Ａ１
［１］，Ａ２［１］は、切換パルスＭＰのレベル変化に
同期して、順次入力端子Ｉ３，Ｉ２，Ｉ１，Ｉ３…を選
択し、多重化アドレス信号Ａ１［２］，Ａ２［２］は、
切換パルスＭＰのレベル変化に同期して、順次入力端子
Ｉ４，Ｉ１，Ｉ２，Ｉ４…を選択するとする。この時、
出力端子Ｏ１にはＩ３，Ｉ２，Ｉ１，Ｉ３…からの入力
が、出力端子Ｏ２にはＩ４，Ｉ１，Ｉ２，Ｉ４…からの
入力が順次切り換えパルスＭＰの変化に同期して出力さ
れる。
［１］，Ａ２［１］は、切換パルスＭＰのレベル変化に
同期して、順次入力端子Ｉ３，Ｉ２，Ｉ１，Ｉ３…を選
択し、多重化アドレス信号Ａ１［２］，Ａ２［２］は、
切換パルスＭＰのレベル変化に同期して、順次入力端子
Ｉ４，Ｉ１，Ｉ２，Ｉ４…を選択するとする。この時、
出力端子Ｏ１にはＩ３，Ｉ２，Ｉ１，Ｉ３…からの入力
が、出力端子Ｏ２にはＩ４，Ｉ１，Ｉ２，Ｉ４…からの
入力が順次切り換えパルスＭＰの変化に同期して出力さ
れる。
【００１４】すなわち、図７のクロスポイントスイッチ
において、時分割多重を行うことで入力信号の１サイク
ルの間に出力信号は２サイクルで出力されるため、図６
のスイッチ及びデコーダ単位ユニット１（３），１
（４）の物理的回路規模を減らし、クロスポイントスイ
ッチを構成している。
において、時分割多重を行うことで入力信号の１サイク
ルの間に出力信号は２サイクルで出力されるため、図６
のスイッチ及びデコーダ単位ユニット１（３），１
（４）の物理的回路規模を減らし、クロスポイントスイ
ッチを構成している。
【００１５】
【発明が解決しようとする課題】しかしながら、上述し
た図７の従来方式のクロスポイントスイッチでは、アド
レス信号の時分割多重を行い素子数の削減を図っている
ため、必然的にクロック供給が必要となる。すなわち、
大規模なマトリクススイッチの回路規模削減策として時
分割多重方式を用いた場合、その分割数により必要とさ
れるクロック周波数が決定されることになるため、クロ
ック周波数が容易に得られる場合は有効な手段である。
しかし、分割数によっては必要とされるクロック周波数
が特殊なため、その生成が困難となったり、デバイスの
性能によっては限界があるため、必ずしも大規模マトリ
クススイッチの回路規模削減策として有効とは言えな
い。
た図７の従来方式のクロスポイントスイッチでは、アド
レス信号の時分割多重を行い素子数の削減を図っている
ため、必然的にクロック供給が必要となる。すなわち、
大規模なマトリクススイッチの回路規模削減策として時
分割多重方式を用いた場合、その分割数により必要とさ
れるクロック周波数が決定されることになるため、クロ
ック周波数が容易に得られる場合は有効な手段である。
しかし、分割数によっては必要とされるクロック周波数
が特殊なため、その生成が困難となったり、デバイスの
性能によっては限界があるため、必ずしも大規模マトリ
クススイッチの回路規模削減策として有効とは言えな
い。
【００１６】更に、図７の従来方式のクロスポイントス
イッチでは、スイッチを構成するトランジスタレベルか
らの回路の最適化も同時に行っているため、大規模なク
ロスポイントスイッチを実現する上で、トランジスタそ
のものの最小化など様々な手法が適用され得る。
イッチでは、スイッチを構成するトランジスタレベルか
らの回路の最適化も同時に行っているため、大規模なク
ロスポイントスイッチを実現する上で、トランジスタそ
のものの最小化など様々な手法が適用され得る。
【００１７】一方、ＬＳＩプロセス技術の進歩に伴い、
回路の収容規模や消費電力といったデバイス性能の向上
が目覚ましいため、一度設計したものをＩＰ（Ｉｎｔｅ
ｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）として再利用す
るという考え方がある。具体的には自社内にマクロ登録
し、設計の共用化、コア化を図る観点から、一般的な基
本セレクタを用いてゲートレベルでの設計によるマトリ
クススイッチの回路規模削減を行う方がより現実に適っ
ており、開発費用の低減や開発期間の短縮等を考えた場
合、有効な場合が多い。
回路の収容規模や消費電力といったデバイス性能の向上
が目覚ましいため、一度設計したものをＩＰ（Ｉｎｔｅ
ｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）として再利用す
るという考え方がある。具体的には自社内にマクロ登録
し、設計の共用化、コア化を図る観点から、一般的な基
本セレクタを用いてゲートレベルでの設計によるマトリ
クススイッチの回路規模削減を行う方がより現実に適っ
ており、開発費用の低減や開発期間の短縮等を考えた場
合、有効な場合が多い。
【００１８】そこで、本発明はかかる問題点を解決すべ
くなされたものであって、その目的とするところは、論
理段数、配線本数共に少なく、小さな回路規模でかつ消
費電力の少ない大規模セレクタを提供することにある。
くなされたものであって、その目的とするところは、論
理段数、配線本数共に少なく、小さな回路規模でかつ消
費電力の少ない大規模セレクタを提供することにある。
【００１９】
【課題を解決するための手段】本発明によれば、８本の
入力信号のうち１本をアドレス入力に応じて選択するセ
レクタであって、前記アドレス入力の上位２ビットの組
み合わせパターンに応じて択一的に活性化される第１か
ら第４の選択制御信号を生成するアドレスデコード手段
と、前記入力信号の各２本を入力とし前記第１および第
２の選択制御信号により選択制御される第１および第２
の２対１セレクタ手段、同じく前記入力信号の各２本を
入力とし前記第３および第４の選択制御信号により選択
制御される第３および第４の２対１セレクタ手段と、前
記第１から第４の２対１セレクタ手段の４本の出力を入
力として前記アドレス入力の上位から第３ビット目のパ
ターンに応じて択一的に選択する４対１セレクタ手段
と、を含むことを特徴とするセレクタが得られる。
入力信号のうち１本をアドレス入力に応じて選択するセ
レクタであって、前記アドレス入力の上位２ビットの組
み合わせパターンに応じて択一的に活性化される第１か
ら第４の選択制御信号を生成するアドレスデコード手段
と、前記入力信号の各２本を入力とし前記第１および第
２の選択制御信号により選択制御される第１および第２
の２対１セレクタ手段、同じく前記入力信号の各２本を
入力とし前記第３および第４の選択制御信号により選択
制御される第３および第４の２対１セレクタ手段と、前
記第１から第４の２対１セレクタ手段の４本の出力を入
力として前記アドレス入力の上位から第３ビット目のパ
ターンに応じて択一的に選択する４対１セレクタ手段
と、を含むことを特徴とするセレクタが得られる。
【００２０】また、本発明によれば、８本の入力信号の
うち１本をアドレス入力に応じて選択するセレクタであ
って、前記アドレス入力の最上位ビットおよび上位から
第２ビット目の正相および逆相信号をそれぞれ生成する
手段と、前記入力信号の各２本を入力とし前記最上位ビ
ットの正相および逆相信号と前記第２ビット目の正相信
号により選択制御される第１および第２の２対１セレク
タ手段、同じく前記入力信号の各２本を入力とし前記最
上位ビットの正相および逆相信号と前記第２ビット目の
逆相信号により選択制御される第３および第４の２対１
セレクタ手段と、前記第１から第４の２対１セレクタ手
段の４本の出力を入力として前記アドレス入力の上位か
ら第３ビット目のパターンに応じて択一的に選択する４
対１セレクタ手段と、を含むことを特徴とするセレクタ
が得られる。
うち１本をアドレス入力に応じて選択するセレクタであ
って、前記アドレス入力の最上位ビットおよび上位から
第２ビット目の正相および逆相信号をそれぞれ生成する
手段と、前記入力信号の各２本を入力とし前記最上位ビ
ットの正相および逆相信号と前記第２ビット目の正相信
号により選択制御される第１および第２の２対１セレク
タ手段、同じく前記入力信号の各２本を入力とし前記最
上位ビットの正相および逆相信号と前記第２ビット目の
逆相信号により選択制御される第３および第４の２対１
セレクタ手段と、前記第１から第４の２対１セレクタ手
段の４本の出力を入力として前記アドレス入力の上位か
ら第３ビット目のパターンに応じて択一的に選択する４
対１セレクタ手段と、を含むことを特徴とするセレクタ
が得られる。
【００２１】そして、本発明によれば、ｎ本（ｎは８の
倍数であって、１倍は除く）の入力信号のうち１本をア
ドレス入力に応じて選択するセレクタであって、前記ア
ドレス入力の上位２ビットの組み合わせパターンに応じ
て択一的に活性化される第１から第４の選択制御信号を
生成するアドレスデコード手段と、前記入力信号の各２
本を入力とし前記第１および第２の選択制御信号により
選択制御される第１および第２の２対１セレクタ手段、
前記第３および第４の選択制御信号により選択制御され
る第３および第４の２対１セレクタ手段、前記第１から
第４の２対１セレクタ手段の４本の出力を入力として前
記アドレス入力の上位から第３ビット目のパターンに応
じて択一的に選択する４対１セレクタ手段を１組とする
ｎ／８組のセレクタアレイと、前記セレクタアレイのｎ
／８本の出力を入力として前記アドレス入力の上位から
第４ビット目のパターンに応じてｎ／１６本を選択する
セレクタ手段と、を含むことを特徴とするセレクタが得
られる。
倍数であって、１倍は除く）の入力信号のうち１本をア
ドレス入力に応じて選択するセレクタであって、前記ア
ドレス入力の上位２ビットの組み合わせパターンに応じ
て択一的に活性化される第１から第４の選択制御信号を
生成するアドレスデコード手段と、前記入力信号の各２
本を入力とし前記第１および第２の選択制御信号により
選択制御される第１および第２の２対１セレクタ手段、
前記第３および第４の選択制御信号により選択制御され
る第３および第４の２対１セレクタ手段、前記第１から
第４の２対１セレクタ手段の４本の出力を入力として前
記アドレス入力の上位から第３ビット目のパターンに応
じて択一的に選択する４対１セレクタ手段を１組とする
ｎ／８組のセレクタアレイと、前記セレクタアレイのｎ
／８本の出力を入力として前記アドレス入力の上位から
第４ビット目のパターンに応じてｎ／１６本を選択する
セレクタ手段と、を含むことを特徴とするセレクタが得
られる。
【００２２】更に、本発明によれば、ｎ本（ｎは８の倍
数であって、１倍は除く）の入力信号のうち１本をアド
レス入力に応じて選択するセレクタであって、前記アド
レス入力の最上位ビットおよび上位から第２ビット目の
正相および逆相信号をそれぞれ生成する手段と、前記入
力信号の各２本を入力とし前記最上位ビットの正相およ
び逆相信号と前記第２ビット目の正相信号により選択制
御される第１及び第２の２対１セレクタ手段、同じく前
記入力信号の各２本を入力とし前記最上位ビットの正相
および逆相信号と前記第２ビット目の逆相信号により選
択制御される第３および第４の２対１セレクタ手段、前
記第１から第４の２対１セレクタ手段の４本の出力を入
力として前記アドレス入力の上位から第３ビット目のパ
ターンに応じて択一的に選択する４対１セレクタ手段を
１組とするｎ／８組のセレクタアレイと、前記セレクタ
アレイのｎ／８本の出力を入力として前記アドレス入力
の上位から第４ビット目のパターンに応じてｎ／１６本
を選択するセレクタ手段と、を含むことを特徴とするセ
レクタが得られる。
数であって、１倍は除く）の入力信号のうち１本をアド
レス入力に応じて選択するセレクタであって、前記アド
レス入力の最上位ビットおよび上位から第２ビット目の
正相および逆相信号をそれぞれ生成する手段と、前記入
力信号の各２本を入力とし前記最上位ビットの正相およ
び逆相信号と前記第２ビット目の正相信号により選択制
御される第１及び第２の２対１セレクタ手段、同じく前
記入力信号の各２本を入力とし前記最上位ビットの正相
および逆相信号と前記第２ビット目の逆相信号により選
択制御される第３および第４の２対１セレクタ手段、前
記第１から第４の２対１セレクタ手段の４本の出力を入
力として前記アドレス入力の上位から第３ビット目のパ
ターンに応じて択一的に選択する４対１セレクタ手段を
１組とするｎ／８組のセレクタアレイと、前記セレクタ
アレイのｎ／８本の出力を入力として前記アドレス入力
の上位から第４ビット目のパターンに応じてｎ／１６本
を選択するセレクタ手段と、を含むことを特徴とするセ
レクタが得られる。
【００２３】また、前記２対１セレクタ手段は、前記入
力信号の各２本をそれぞれ一入力とし前記選択制御信号
をそれぞれ他入力とする２個のＡＮＤ回路と、これ等Ａ
ＮＤ回路の各出力を２入力とするＮＯＲ回路とを有する
ことを特徴とする。
力信号の各２本をそれぞれ一入力とし前記選択制御信号
をそれぞれ他入力とする２個のＡＮＤ回路と、これ等Ａ
ＮＤ回路の各出力を２入力とするＮＯＲ回路とを有する
ことを特徴とする。
【００２４】そして、前記２対１セレクタ手段は、前記
入力信号の各２本をそれぞれ一入力とし、前記最上位ビ
ットの正相および逆相信号をそれぞれ他入力とする２個
のＡＮＤ回路と、これ等ＡＮＤ回路の各出力を第１およ
び第２の入力とすると共に前記上位から第２ビット目の
正相または逆相信号をそれぞれ第３の入力とするＮＯＲ
回路とを有することを特徴とする。
入力信号の各２本をそれぞれ一入力とし、前記最上位ビ
ットの正相および逆相信号をそれぞれ他入力とする２個
のＡＮＤ回路と、これ等ＡＮＤ回路の各出力を第１およ
び第２の入力とすると共に前記上位から第２ビット目の
正相または逆相信号をそれぞれ第３の入力とするＮＯＲ
回路とを有することを特徴とする。
【００２５】本発明の作用を述べる。セレクタの規模が
大きい場合、例えば、８対１セレクタを構成する場合、
第１列目に２対１セレクタを４個、第２列目に２対１セ
レクタを１個夫々配置する。アドレス入力の上位２ビッ
トを組み合わせ、アドレスデコーダにより得られた４本
の制御信号に応じて、第１列目のセレクタ入力のうち２
つを選択する。次にアドレス入力の上位から第３ビット
目によってこの２つの入力のうち１つを選択出力する。
これにより、アドレス入力の本数を増やすことなく論理
段数の削減を図り、回路規模の小さいセレクタを得る。
特に、ｎ（ｎは８の倍数）対１のセレクタにおいて、ｎ
が大きいほど回路削減効果を発揮する。
大きい場合、例えば、８対１セレクタを構成する場合、
第１列目に２対１セレクタを４個、第２列目に２対１セ
レクタを１個夫々配置する。アドレス入力の上位２ビッ
トを組み合わせ、アドレスデコーダにより得られた４本
の制御信号に応じて、第１列目のセレクタ入力のうち２
つを選択する。次にアドレス入力の上位から第３ビット
目によってこの２つの入力のうち１つを選択出力する。
これにより、アドレス入力の本数を増やすことなく論理
段数の削減を図り、回路規模の小さいセレクタを得る。
特に、ｎ（ｎは８の倍数）対１のセレクタにおいて、ｎ
が大きいほど回路削減効果を発揮する。
【００２６】
【発明の実施の形態】以下に、添付図面を参照しつつ本
発明の実施の形態について説明する。図１は本発明の実
施の一形態としての８対１セレクタの回路図である。図
１を参照すると、本発明における８対１セレクタは、第
１列目の２対１セレクタ１〜４と、第２列目の２対１セ
レクタ５と、セレクタ１〜５のアドレス入力信号ｂ２，
ｂ１，ｂ０と、このアドレス入力信号のうち上位２ビッ
トであるｂ２，ｂ１の組み合わせによりアドレス制御信
号Ｂ４，Ｂ３，Ｂ２，Ｂ１を生成する２対４デコーダ６
とからなる構成である。
発明の実施の形態について説明する。図１は本発明の実
施の一形態としての８対１セレクタの回路図である。図
１を参照すると、本発明における８対１セレクタは、第
１列目の２対１セレクタ１〜４と、第２列目の２対１セ
レクタ５と、セレクタ１〜５のアドレス入力信号ｂ２，
ｂ１，ｂ０と、このアドレス入力信号のうち上位２ビッ
トであるｂ２，ｂ１の組み合わせによりアドレス制御信
号Ｂ４，Ｂ３，Ｂ２，Ｂ１を生成する２対４デコーダ６
とからなる構成である。
【００２７】また、セレクタ１には入力信号７と６と
が、セレクタ２には入力信号５と４とが、セレクタ３に
は入力信号３と２とが、セレクタ４には入力信号１と０
とが夫々入力されている。そして、セレクタ１とセレク
タ３にはアドレス制御信号Ｂ４とＢ３とが、セレクタ２
とセレクタ４にはアドレス制御信号Ｂ２とＢ１とが夫々
入力されている。更に、セレクタ５にはセレクタ１〜４
で選択された出力が入力し、上位から３番目のアドレス
入力信号ｂ０のインバータ３７による相補信号により１
の入力が選択される。
が、セレクタ２には入力信号５と４とが、セレクタ３に
は入力信号３と２とが、セレクタ４には入力信号１と０
とが夫々入力されている。そして、セレクタ１とセレク
タ３にはアドレス制御信号Ｂ４とＢ３とが、セレクタ２
とセレクタ４にはアドレス制御信号Ｂ２とＢ１とが夫々
入力されている。更に、セレクタ５にはセレクタ１〜４
で選択された出力が入力し、上位から３番目のアドレス
入力信号ｂ０のインバータ３７による相補信号により１
の入力が選択される。
【００２８】次に、図１に示す８対１セレクタの動作に
ついて詳細に説明する。図１において、セレクタ１〜４
に入力される入力信号７〜０の選択に当たり、２対４デ
コーダ６を用いてアドレス入力信号ｂ２とｂ１との論理
演算を行い、Ｂ４，Ｂ３，Ｂ２，Ｂ１の４本のアドレス
制御信号を生成し、このアドレス制御信号を用いてセレ
クタ１〜４のアドレスを制御することによりセレクタ動
作を行っている。
ついて詳細に説明する。図１において、セレクタ１〜４
に入力される入力信号７〜０の選択に当たり、２対４デ
コーダ６を用いてアドレス入力信号ｂ２とｂ１との論理
演算を行い、Ｂ４，Ｂ３，Ｂ２，Ｂ１の４本のアドレス
制御信号を生成し、このアドレス制御信号を用いてセレ
クタ１〜４のアドレスを制御することによりセレクタ動
作を行っている。
【００２９】例えば、アドレス入力信号がｂ２＝１，ｂ
１＝１，ｂ０＝１の場合において、ｂ２＝１，ｂ１＝１
であるため、２対４デコーダ６の出力はＢ４＝１，Ｂ３
＝０，Ｂ２＝０，Ｂ１＝０となる。つまり、アドレス制
御信号Ｂ４＝１であるため、アドレス入力信号ｂ２とｂ
１とで入力信号７と入力信号３の２信号がセレクタ１及
び３において選択される。この２信号がセレクタ５に入
力され、更に、アドレス入力信号ｂ０＝１であるので、
最終的に入力信号７が選択出力されることになる。
１＝１，ｂ０＝１の場合において、ｂ２＝１，ｂ１＝１
であるため、２対４デコーダ６の出力はＢ４＝１，Ｂ３
＝０，Ｂ２＝０，Ｂ１＝０となる。つまり、アドレス制
御信号Ｂ４＝１であるため、アドレス入力信号ｂ２とｂ
１とで入力信号７と入力信号３の２信号がセレクタ１及
び３において選択される。この２信号がセレクタ５に入
力され、更に、アドレス入力信号ｂ０＝１であるので、
最終的に入力信号７が選択出力されることになる。
【００３０】以下、同様の手順により、アドレス入力信
号ｂ２とｂ１との組み合わせを考えると、ｂ２＝０，ｂ
１＝１の場合、Ｂ３＝１（Ｂ１＝Ｂ２＝Ｂ４＝０）とな
り、入力信号６と入力信号２が選択され、ｂ２＝１，ｂ
１＝０の場合はＢ２＝１（Ｂ１＝Ｂ３＝Ｂ４＝０）とな
り、入力信号５と入力信号１が選択され、ｂ２＝０，ｂ
１＝０の場合はＢ１＝１（Ｂ２＝Ｂ３＝Ｂ４＝０）とな
り、入力信号４と入力信号０が選択され、結局８入力信
号中２入力信号がセレクタ１〜４により選択されること
になる。更に、アドレス入力信号ｂ０の値により１入力
信号が選択されるため、最終的にこの８対１のセレクタ
は任意の１入力信号を選択することになる。
号ｂ２とｂ１との組み合わせを考えると、ｂ２＝０，ｂ
１＝１の場合、Ｂ３＝１（Ｂ１＝Ｂ２＝Ｂ４＝０）とな
り、入力信号６と入力信号２が選択され、ｂ２＝１，ｂ
１＝０の場合はＢ２＝１（Ｂ１＝Ｂ３＝Ｂ４＝０）とな
り、入力信号５と入力信号１が選択され、ｂ２＝０，ｂ
１＝０の場合はＢ１＝１（Ｂ２＝Ｂ３＝Ｂ４＝０）とな
り、入力信号４と入力信号０が選択され、結局８入力信
号中２入力信号がセレクタ１〜４により選択されること
になる。更に、アドレス入力信号ｂ０の値により１入力
信号が選択されるため、最終的にこの８対１のセレクタ
は任意の１入力信号を選択することになる。
【００３１】また、図１の８対１セレクタを縦列に８個
接続し、６４入力１出力とした６４対１セレクタの回路
図を図２に示す。尚、図１と同等部分については同一符
号で示されている。図２において、１１〜１８は８対１
セレクタ、２１〜２７は２対１セレクタ、２８は論理合
わせ用インバータである。図２の場合、６４は２の６乗
の関係にあるため、１の入力を選択出力するには１２本
のアドレス入力信号が必要になる。８対１セレクタ１１
〜１８を構成する第１列目の２対１セレクタ１〜４と第
２列目の２対１セレクタ５は、図１の８対１セレクタの
構成と同一である。
接続し、６４入力１出力とした６４対１セレクタの回路
図を図２に示す。尚、図１と同等部分については同一符
号で示されている。図２において、１１〜１８は８対１
セレクタ、２１〜２７は２対１セレクタ、２８は論理合
わせ用インバータである。図２の場合、６４は２の６乗
の関係にあるため、１の入力を選択出力するには１２本
のアドレス入力信号が必要になる。８対１セレクタ１１
〜１８を構成する第１列目の２対１セレクタ１〜４と第
２列目の２対１セレクタ５は、図１の８対１セレクタの
構成と同一である。
【００３２】次に図２の６４対１セレクタの動作を説明
する。２対４デコーダ６はアドレス入力信号の上位２ビ
ットであるｂ５，ｂ４の論理演算を行い、アドレス制御
信号Ｂ４，Ｂ３，Ｂ２，Ｂ１が第１列目のセレクタに共
通して入力される。
する。２対４デコーダ６はアドレス入力信号の上位２ビ
ットであるｂ５，ｂ４の論理演算を行い、アドレス制御
信号Ｂ４，Ｂ３，Ｂ２，Ｂ１が第１列目のセレクタに共
通して入力される。
【００３３】また、第２列目には、上位から３番目のア
ドレス入力信号ｂ３が相補信号として共通に入力され、
６４対１セレクタを構成する各８対１セレクタ２１〜２
８内の２対１セレクタ１〜４から選択された２信号のう
ち、１入力を夫々選択出力する。その後、各８対１セレ
クタ１１〜１８毎に選択された１信号の中から、アドレ
ス入力信号ｂ２の相補信号を用いて８対１セレクタ１１
と１２の出力を２対１セレクタ２１で、８対１セレクタ
１３と１４の出力を２対１セレクタ２２で、８対１セレ
クタ１５と１６の出力を２対１セレクタ２３で、８対１
セレクタ１７と１８の出力を２対１セレクタ２４で夫々
選択出力する。これにより得られた４信号を、同様にア
ドレス入力信号ｂ１，ｂ０の相補信号を用いて２対１セ
レクタ２５，２６，２７で夫々選択し、論理合わせ用イ
ンバータ２８を経て最終的に１信号が選択出力される。
ドレス入力信号ｂ３が相補信号として共通に入力され、
６４対１セレクタを構成する各８対１セレクタ２１〜２
８内の２対１セレクタ１〜４から選択された２信号のう
ち、１入力を夫々選択出力する。その後、各８対１セレ
クタ１１〜１８毎に選択された１信号の中から、アドレ
ス入力信号ｂ２の相補信号を用いて８対１セレクタ１１
と１２の出力を２対１セレクタ２１で、８対１セレクタ
１３と１４の出力を２対１セレクタ２２で、８対１セレ
クタ１５と１６の出力を２対１セレクタ２３で、８対１
セレクタ１７と１８の出力を２対１セレクタ２４で夫々
選択出力する。これにより得られた４信号を、同様にア
ドレス入力信号ｂ１，ｂ０の相補信号を用いて２対１セ
レクタ２５，２６，２７で夫々選択し、論理合わせ用イ
ンバータ２８を経て最終的に１信号が選択出力される。
【００３４】ここで、６４対１セレクタを、本発明によ
る８対１セレクタで構成した場合と、従来の図５の様な
一般的なセレクタで構成した場合とのゲート数を比較算
出する。本発明による２対４デコーダで構成した場合、
６４対１セレクタの第１列目のゲート数は、セレクタ部
が２×２入力型ＡＮＤ−ＮＯＲゲート＊４個＊８段＝２
ゲート＊４＊８＝６４ゲートであり、デコーダ部が２入
力ＡＮＤゲート＊４個＝２ゲート＊４＝８ゲート、イン
バータ＊２個＝１ゲート＊２＝２ゲートとなる。
る８対１セレクタで構成した場合と、従来の図５の様な
一般的なセレクタで構成した場合とのゲート数を比較算
出する。本発明による２対４デコーダで構成した場合、
６４対１セレクタの第１列目のゲート数は、セレクタ部
が２×２入力型ＡＮＤ−ＮＯＲゲート＊４個＊８段＝２
ゲート＊４＊８＝６４ゲートであり、デコーダ部が２入
力ＡＮＤゲート＊４個＝２ゲート＊４＝８ゲート、イン
バータ＊２個＝１ゲート＊２＝２ゲートとなる。
【００３５】また、第２列目のゲート数は、セレクタ部
が３×２入力型ＡＮＤ−ＮＯＲゲート＊１個＊８段＝３
ゲート＊１＊８＝２４ゲートであり、アドレス入力部が
インバータ＊１個＝１ゲート＊１＝１ゲートとなる。
が３×２入力型ＡＮＤ−ＮＯＲゲート＊１個＊８段＝３
ゲート＊１＊８＝２４ゲートであり、アドレス入力部が
インバータ＊１個＝１ゲート＊１＝１ゲートとなる。
【００３６】更に、第３列目のゲート数は、セレクタ部
が２×２入力型ＡＮＤ−ＮＯＲゲート＊４個＝２ゲート
＊４＝８ゲートであり、アドレス入力部がインバータ＊
１個＝１ゲート＊１＝１ゲートとなる。
が２×２入力型ＡＮＤ−ＮＯＲゲート＊４個＝２ゲート
＊４＝８ゲートであり、アドレス入力部がインバータ＊
１個＝１ゲート＊１＝１ゲートとなる。
【００３７】また、第４列目のゲート数は、セレクタ部
が２×２入力型ＡＮＤ−ＮＯＲゲート＊２個＝２ゲート
＊２＝４ゲートであり、アドレス入力部がインバータ＊
１個＝１ゲート＊１＝１ゲートとなる。
が２×２入力型ＡＮＤ−ＮＯＲゲート＊２個＝２ゲート
＊２＝４ゲートであり、アドレス入力部がインバータ＊
１個＝１ゲート＊１＝１ゲートとなる。
【００３８】そして、第５列目のゲート数は、セレクタ
部が２×２入力型ＡＮＤ−ＮＯＲゲート＊１個＝２ゲー
ト＊１＝２ゲートであり、アドレス入力部がインバータ
＊１個＝１ゲート＊１＝１ゲートとなる。
部が２×２入力型ＡＮＤ−ＮＯＲゲート＊１個＝２ゲー
ト＊１＝２ゲートであり、アドレス入力部がインバータ
＊１個＝１ゲート＊１＝１ゲートとなる。
【００３９】最後に論理合わせ用インバータとしてイン
バータ×１個＝１ゲート＊１＝１ゲートとなり、本発明
における６４対１セレクタを構成するゲート数は合計１
１７ゲートとなる。一方、図５の様な一般的なセレクタ
で構成した場合、図示はしないが図５を参照しながら算
出すると、第１列目のゲート数は、セレクタ部が２×２
入力型ＡＮＤ−ＮＯＲゲート＊４個＊８段＝２ゲート＊
４＊８＝６４ゲートであり、アドレス入力部がインバー
タ＊１個＝１ゲート＊１＝１ゲートとなる。
バータ×１個＝１ゲート＊１＝１ゲートとなり、本発明
における６４対１セレクタを構成するゲート数は合計１
１７ゲートとなる。一方、図５の様な一般的なセレクタ
で構成した場合、図示はしないが図５を参照しながら算
出すると、第１列目のゲート数は、セレクタ部が２×２
入力型ＡＮＤ−ＮＯＲゲート＊４個＊８段＝２ゲート＊
４＊８＝６４ゲートであり、アドレス入力部がインバー
タ＊１個＝１ゲート＊１＝１ゲートとなる。
【００４０】また、第２列目のゲート数は、セレクタ部
が２×２入力型ＡＮＤ−ＮＯＲゲート＊２個＊８段＝２
ゲート＊２＊８＝３２ゲートであり、アドレス入力部が
インバータ＊１個＝１ゲート＊１＝１ゲートとなる。
が２×２入力型ＡＮＤ−ＮＯＲゲート＊２個＊８段＝２
ゲート＊２＊８＝３２ゲートであり、アドレス入力部が
インバータ＊１個＝１ゲート＊１＝１ゲートとなる。
【００４１】更に、第３列目のゲート数は、セレクタ部
が２×２入力型ＡＮＤ−ＮＯＲゲート＊１個＊８段＝２
ゲート＊１＊８＝１６ゲートであり、アドレス入力部が
インバータ＊１個＝１ゲート＊１＝１ゲートとなる。
が２×２入力型ＡＮＤ−ＮＯＲゲート＊１個＊８段＝２
ゲート＊１＊８＝１６ゲートであり、アドレス入力部が
インバータ＊１個＝１ゲート＊１＝１ゲートとなる。
【００４２】また、第４列目のゲート数は、セレクタ部
が２×２入力型ＡＮＤ−ＮＯＲゲート＊４個＝２ゲート
＊４＝８ゲートであり、アドレス入力部がインバータ＊
１個＝１ゲート＊１＝１ゲートとなる。
が２×２入力型ＡＮＤ−ＮＯＲゲート＊４個＝２ゲート
＊４＝８ゲートであり、アドレス入力部がインバータ＊
１個＝１ゲート＊１＝１ゲートとなる。
【００４３】そして、第５列目のゲート数は、セレクタ
数が２×２入力型ＡＮＤ−ＮＯＲゲート＊２個＝２ゲー
ト＊２＝４ゲートであり、アドレス入力部がインバータ
＊１個＝１ゲート＊１＝１ゲートとなる。
数が２×２入力型ＡＮＤ−ＮＯＲゲート＊２個＝２ゲー
ト＊２＝４ゲートであり、アドレス入力部がインバータ
＊１個＝１ゲート＊１＝１ゲートとなる。
【００４４】最後に、第６列目のゲート数は、セレクタ
数が２×２入力型ＡＮＤ−ＮＯＲゲート＊１個＝２ゲー
ト＊１＝２ゲートであり、アドレス入力部がインバータ
＊１個＝１ゲート＊１＝１ゲートとなり、一般的なセレ
クタを用いた場合、６４対１セレクタを構成するゲート
数は合計１３２ゲートとなる。
数が２×２入力型ＡＮＤ−ＮＯＲゲート＊１個＝２ゲー
ト＊１＝２ゲートであり、アドレス入力部がインバータ
＊１個＝１ゲート＊１＝１ゲートとなり、一般的なセレ
クタを用いた場合、６４対１セレクタを構成するゲート
数は合計１３２ゲートとなる。
【００４５】従って、本発明による２対４デコーダを用
いれば、６４対１セレクタのゲート数が１１７／１３２
＝０．８９となり、約１１％のゲート数削減効果が得ら
れる。
いれば、６４対１セレクタのゲート数が１１７／１３２
＝０．８９となり、約１１％のゲート数削減効果が得ら
れる。
【００４６】図３に本発明における他の実施例として、
出力イネーブル機能を用いた８対１セレクタの回路図を
示す。尚、図１と同等部分については同一符号により示
し、その部分の説明は省略する。図３において、３０〜
３３は２×３入力型ＡＮＤ−ＮＯＲ回路で、２対１セレ
クタを構成している。また、セレクタ３０〜３３のアド
レスの一方には、アドレス入力信号ｂ２が、もう一方に
は、アドレス入力信号ｂ２の反転信号が夫々入力されて
いる。
出力イネーブル機能を用いた８対１セレクタの回路図を
示す。尚、図１と同等部分については同一符号により示
し、その部分の説明は省略する。図３において、３０〜
３３は２×３入力型ＡＮＤ−ＮＯＲ回路で、２対１セレ
クタを構成している。また、セレクタ３０〜３３のアド
レスの一方には、アドレス入力信号ｂ２が、もう一方に
は、アドレス入力信号ｂ２の反転信号が夫々入力されて
いる。
【００４７】また、アドレス入力信号ｂ１がセレクタ３
０，３２内の３入力ＮＯＲ回路に、アドレス入力信号ｂ
１の反転信号がセレクタ３１，３３内の３入力ＮＯＲ回
路に夫々入力されている。尚、入力信号７〜０は、上記
実施の形態の図１の場合と同様にセレクタ３０〜３３に
入力されている。更に、３５〜３７はインバータであ
り、アドレス入力信号ｂ２，ｂ１，ｂ０の反転信号を生
成する。
０，３２内の３入力ＮＯＲ回路に、アドレス入力信号ｂ
１の反転信号がセレクタ３１，３３内の３入力ＮＯＲ回
路に夫々入力されている。尚、入力信号７〜０は、上記
実施の形態の図１の場合と同様にセレクタ３０〜３３に
入力されている。更に、３５〜３７はインバータであ
り、アドレス入力信号ｂ２，ｂ１，ｂ０の反転信号を生
成する。
【００４８】次に、図３に示す８対１セレクタの動作に
ついて簡単に説明する。アドレス信号ｂ２あるいはその
反転信号により、セレクタ３０〜３３において、入力
７，５，３，１もしくは入力６，４，２，０のいずれか
が選択される。この４信号のうちセレクタ３０と３２の
出力またはセレクタ３１と３３の出力をアドレス信号ｂ
１あるいはその反転信号により選択し、更にこの２信号
をアドレス信号ｂ０の相補信号を用いて最終的に任意の
１信号を選択出力する。
ついて簡単に説明する。アドレス信号ｂ２あるいはその
反転信号により、セレクタ３０〜３３において、入力
７，５，３，１もしくは入力６，４，２，０のいずれか
が選択される。この４信号のうちセレクタ３０と３２の
出力またはセレクタ３１と３３の出力をアドレス信号ｂ
１あるいはその反転信号により選択し、更にこの２信号
をアドレス信号ｂ０の相補信号を用いて最終的に任意の
１信号を選択出力する。
【００４９】すなわち、図３の８対１セレクタは、第１
列目の２対１セレクタ３０〜３３の構成を２×３入力型
ＡＮＤ−ＮＯＲ回路とすることで、上記実施の形態の図
１に示した２対４デコーダを使用せずにセレクタの回路
削減を図ったものである。このように、出力イネーブル
機能付きのセレクタ３０〜３３が予め用意されている場
合は、これを利用することでゲート数削減効果が得られ
る。
列目の２対１セレクタ３０〜３３の構成を２×３入力型
ＡＮＤ−ＮＯＲ回路とすることで、上記実施の形態の図
１に示した２対４デコーダを使用せずにセレクタの回路
削減を図ったものである。このように、出力イネーブル
機能付きのセレクタ３０〜３３が予め用意されている場
合は、これを利用することでゲート数削減効果が得られ
る。
【００５０】図４に本発明における更に他の実施例を示
す。図４は、セレクタとして出力イネーブル機能が用意
されていない場合、図３と同じ機能を有する８対１セレ
クタの回路図である。尚、図１及び図３と同一部分につ
いては同一の符号で示している。図４において、図３と
異なる点は、２対１セレクタ４０，４２内の２入力１出
力ＡＮＤ回路にアドレス入力信号ｂ１を、２対１セレク
タ４１，４３内の２入力１出力ＡＮＤ回路にアドレス入
力信号ｂ１の反転信号を夫々入力することにより、３入
力１出力型ＮＯＲ回路の入力を得ていることである。こ
のような２×３ＡＮＤ−ＮＯＲ回路構成にしても出力イ
ネーブル機能が実現可能となり、ゲート数削減効果が得
られる。
す。図４は、セレクタとして出力イネーブル機能が用意
されていない場合、図３と同じ機能を有する８対１セレ
クタの回路図である。尚、図１及び図３と同一部分につ
いては同一の符号で示している。図４において、図３と
異なる点は、２対１セレクタ４０，４２内の２入力１出
力ＡＮＤ回路にアドレス入力信号ｂ１を、２対１セレク
タ４１，４３内の２入力１出力ＡＮＤ回路にアドレス入
力信号ｂ１の反転信号を夫々入力することにより、３入
力１出力型ＮＯＲ回路の入力を得ていることである。こ
のような２×３ＡＮＤ−ＮＯＲ回路構成にしても出力イ
ネーブル機能が実現可能となり、ゲート数削減効果が得
られる。
【００５１】また、セレクタ回路を構成するに当たり、
図３、図４の出力イネーブル機能を用いた方法と図１の
２対４デコーダを用いた方法とを併用することも可能で
ある。この２つの方法を併用することで、回路規模や論
理段数の最小化の選択肢が広がり、より最適な回路を構
成することが出来る。
図３、図４の出力イネーブル機能を用いた方法と図１の
２対４デコーダを用いた方法とを併用することも可能で
ある。この２つの方法を併用することで、回路規模や論
理段数の最小化の選択肢が広がり、より最適な回路を構
成することが出来る。
【００５２】尚、本発明が上記実施の形態に限定され
ず、本発明の技術的思想の範囲内において、適宜変更さ
れ得ることは明らかである。例えば、上記実施の形態で
は２対４デコーダにより得られるアドレス制御信号を、
第１列目のセレクタにのみ入力し回路規模の削減を図っ
ているが、ｎ対１セレクタのｎの数が大きい場合、第２
列目以降のセレクタに対しても広く適用可能である。
ず、本発明の技術的思想の範囲内において、適宜変更さ
れ得ることは明らかである。例えば、上記実施の形態で
は２対４デコーダにより得られるアドレス制御信号を、
第１列目のセレクタにのみ入力し回路規模の削減を図っ
ているが、ｎ対１セレクタのｎの数が大きい場合、第２
列目以降のセレクタに対しても広く適用可能である。
【００５３】また、使用するメーカやＬＳＩプロセスに
より各基本ゲートの規模、すなわちゲート数が異なるの
で、この点も考慮して第何列まで２対４デコーダを用い
ると回路規模削減に最も効果があるかを確認して適用す
るとよい。また、アドレスデコーダはＡＮＤ回路に限る
ものではなく、論理を工夫すればＮＡＮＤ，ＯＲ，ＮＯ
Ｒ等の回路においても広く応用可能である。
より各基本ゲートの規模、すなわちゲート数が異なるの
で、この点も考慮して第何列まで２対４デコーダを用い
ると回路規模削減に最も効果があるかを確認して適用す
るとよい。また、アドレスデコーダはＡＮＤ回路に限る
ものではなく、論理を工夫すればＮＡＮＤ，ＯＲ，ＮＯ
Ｒ等の回路においても広く応用可能である。
【００５４】更に、上記実施例では２対１セレクタの構
成としてＡＮＤ−ＮＯＲ型回路について説明している
が、セレクタの構成はＡＮＤ−ＮＯＲ型回路に限ること
なく、上記セレクタと同じ機能を有するものであればど
のような構成のものであっても適用可能であることは明
らかである。
成としてＡＮＤ−ＮＯＲ型回路について説明している
が、セレクタの構成はＡＮＤ−ＮＯＲ型回路に限ること
なく、上記セレクタと同じ機能を有するものであればど
のような構成のものであっても適用可能であることは明
らかである。
【００５５】また、図２の例では、６４本の入力信号０
〜６３を入力とする６４対１セレクタを示しているが、
一般にはｎ（ｎは８の倍数であって、１倍は除く）対１
セレクタに適用可能である。更に、図２のアドレスデコ
ーダ６の代わりに図３、図４に示した上位２ビットの相
補信号である正相及び逆相信号を用いた構成の回路とす
ることも可能である。
〜６３を入力とする６４対１セレクタを示しているが、
一般にはｎ（ｎは８の倍数であって、１倍は除く）対１
セレクタに適用可能である。更に、図２のアドレスデコ
ーダ６の代わりに図３、図４に示した上位２ビットの相
補信号である正相及び逆相信号を用いた構成の回路とす
ることも可能である。
【００５６】
【発明の効果】叙上の如く、本発明によれば、アドレス
入力の上位２ビットの組み合わせにより得られた信号を
用いてセレクタのアドレスを制御する事により、アドレ
ス入力の信号数を全く増やすことなくセレクタの論理段
数を少なくすることができる。従って、マトリクススイ
ッチをＬＳＩで実現する場合、ｎ対１セレクタに本発明
の回路規模削減策を適用すれば、２対４デコード部に論
理積回路の追加は必要となるが、その数は４個でありｎ
には無関係である。よって、ｎが大きいほどセレクタ部
の回路規模を小さくすることが可能となり、回路規模削
減量に比例した消費電力の低減化及び処理速度の高速化
という効果が得られる。
入力の上位２ビットの組み合わせにより得られた信号を
用いてセレクタのアドレスを制御する事により、アドレ
ス入力の信号数を全く増やすことなくセレクタの論理段
数を少なくすることができる。従って、マトリクススイ
ッチをＬＳＩで実現する場合、ｎ対１セレクタに本発明
の回路規模削減策を適用すれば、２対４デコード部に論
理積回路の追加は必要となるが、その数は４個でありｎ
には無関係である。よって、ｎが大きいほどセレクタ部
の回路規模を小さくすることが可能となり、回路規模削
減量に比例した消費電力の低減化及び処理速度の高速化
という効果が得られる。
【図１】本発明の８対１セレクタの回路図である。
【図２】本発明の８対１セレクタを６４対１セレクタに
応用した回路図である。
応用した回路図である。
【図３】本発明の他の実施例における８対１セレクタの
回路図である。
回路図である。
【図４】本発明の更に他の実施例における８対１セレク
タの回路図である。
タの回路図である。
【図５】最も一般的なセレクタの構成図である。
【図６】従来のクロスポイントスイッチの構成図であ
る。
る。
【図７】従来の時分割多重によるクロスポイントスイッ
チの構成図である。
チの構成図である。
【図８】従来の多重化単位ユニットの論理構成図であ
る。
る。
【図９】従来の時分割多重によるクロスポイントスイッ
チのタイミングチャートである。
チのタイミングチャートである。
１〜４，２１〜２７ ２対１セレクタ（２×２入力型Ａ
ＮＤ−ＮＯＲ回路） ５ ２対１セレクタ（３×２入力型ＡＮＤ−ＮＯＲ回
路） ６ ２対４デコーダ １１〜１８ ８対１セレクタ ２８ 論理合わせ用インバータ ３７ インバータ
ＮＤ−ＮＯＲ回路） ５ ２対１セレクタ（３×２入力型ＡＮＤ−ＮＯＲ回
路） ６ ２対４デコーダ １１〜１８ ８対１セレクタ ２８ 論理合わせ用インバータ ３７ インバータ
Claims (6)
- 【請求項１】 ８本の入力信号のうち１本をアドレス入
力に応じて選択するセレクタであって、 前記アドレス入力の上位２ビットの組み合わせパターン
に応じて択一的に活性化される第１から第４の選択制御
信号を生成するアドレスデコード手段と、 前記入力信号の各２本を入力とし前記第１および第２の
選択制御信号により選択制御される第１および第２の２
対１セレクタ手段、同じく前記入力信号の各２本を入力
とし前記第３および第４の選択制御信号により選択制御
される第３および第４の２対１セレクタ手段と、 前記第１から第４の２対１セレクタ手段の４本の出力を
入力として前記アドレス入力の上位から第３ビット目の
パターンに応じて択一的に選択する４対１セレクタ手段
と、を含むことを特徴とするセレクタ。 - 【請求項２】 ８本の入力信号のうち１本をアドレス入
力に応じて選択するセレクタであって、 前記アドレス入力の最上位ビットおよび上位から第２ビ
ット目の正相および逆相信号をそれぞれ生成する手段
と、 前記入力信号の各２本を入力とし前記最上位ビットの正
相および逆相信号と前記第２ビット目の正相信号により
選択制御される第１および第２の２対１セレクタ手段、
同じく前記入力信号の各２本を入力とし前記最上位ビッ
トの正相および逆相信号と前記第２ビット目の逆相信号
により選択制御される第３および第４の２対１セレクタ
手段と、 前記第１から第４の２対１セレクタ手段の４本の出力を
入力として前記アドレス入力の上位から第３ビット目の
パターンに応じて択一的に選択する４対１セレクタ手段
と、を含むことを特徴とするセレクタ。 - 【請求項３】 ｎ本（ｎは８の倍数であって、１倍は除
く）の入力信号のうち１本をアドレス入力に応じて選択
するセレクタであって、 前記アドレス入力の上位２ビットの組み合わせパターン
に応じて択一的に活性化される第１から第４の選択制御
信号を生成するアドレスデコード手段と、 前記入力信号の各２本を入力とし前記第１および第２の
選択制御信号により選択制御される第１および第２の２
対１セレクタ手段、前記第３および第４の選択制御信号
により選択制御される第３および第４の２対１セレクタ
手段、前記第１から第４の２対１セレクタ手段の４本の
出力を入力として前記アドレス入力の上位から第３ビッ
ト目のパターンに応じて択一的に選択する４対１セレク
タ手段を１組とするｎ／８組のセレクタアレイと、 前記セレクタアレイのｎ／８本の出力を入力として前記
アドレス入力の上位から第４ビット目のパターンに応じ
てｎ／１６本を選択するセレクタ手段と、を含むことを
特徴とするセレクタ。 - 【請求項４】 ｎ本（ｎは８の倍数であって、１倍は除
く）の入力信号のうち１本をアドレス入力に応じて選択
するセレクタであって、 前記アドレス入力の最上位ビットおよび上位から第２ビ
ット目の正相および逆相信号をそれぞれ生成する手段
と、 前記入力信号の各２本を入力とし前記最上位ビットの正
相および逆相信号と前記第２ビット目の正相信号により
選択制御される第１及び第２の２対１セレクタ手段、同
じく前記入力信号の各２本を入力とし前記最上位ビット
の正相および逆相信号と前記第２ビット目の逆相信号に
より選択制御される第３および第４の２対１セレクタ手
段、前記第１から第４の２対１セレクタ手段の４本の出
力を入力として前記アドレス入力の上位から第３ビット
目のパターンに応じて択一的に選択する４対１セレクタ
手段を１組とするｎ／８組のセレクタアレイと、 前記セレクタアレイのｎ／８本の出力を入力として前記
アドレス入力の上位から第４ビット目のパターンに応じ
てｎ／１６本を選択するセレクタ手段と、を含むことを
特徴とするセレクタ。 - 【請求項５】 前記２対１セレクタ手段は、前記入力信
号の各２本をそれぞれ一入力とし前記選択制御信号をそ
れぞれ他入力とする２個のＡＮＤ回路と、これ等ＡＮＤ
回路の各出力を２入力とするＮＯＲ回路とを有すること
を特徴とする請求項１または３記載のセレクタ。 - 【請求項６】 前記２対１セレクタ手段は、前記入力信
号の各２本をそれぞれ一入力とし、前記最上位ビットの
正相および逆相信号をそれぞれ他入力とする２個のＡＮ
Ｄ回路と、これ等ＡＮＤ回路の各出力を第１および第２
の入力とすると共に前記上位から第２ビット目の正相ま
たは逆相信号をそれぞれ第３の入力とするＮＯＲ回路と
を有することを特徴とする請求項２または４記載のセレ
クタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000284459A JP3601428B2 (ja) | 2000-09-20 | 2000-09-20 | セレクタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000284459A JP3601428B2 (ja) | 2000-09-20 | 2000-09-20 | セレクタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002094362A true JP2002094362A (ja) | 2002-03-29 |
| JP3601428B2 JP3601428B2 (ja) | 2004-12-15 |
Family
ID=18768664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000284459A Expired - Fee Related JP3601428B2 (ja) | 2000-09-20 | 2000-09-20 | セレクタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3601428B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020054062A1 (ja) | 2018-09-14 | 2020-03-19 | 富士通株式会社 | 最適化装置および最適化装置の制御方法 |
-
2000
- 2000-09-20 JP JP2000284459A patent/JP3601428B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020054062A1 (ja) | 2018-09-14 | 2020-03-19 | 富士通株式会社 | 最適化装置および最適化装置の制御方法 |
| US11443090B2 (en) | 2018-09-14 | 2022-09-13 | Fujitsu Limited | Optimization device and method of controlling optimization device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3601428B2 (ja) | 2004-12-15 |
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