JP3880641B2 - Dramのリフレッシュコントロール回路及びリフレッシュコントロール方法 - Google Patents
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Description
【産業上の利用分野】
本発明は、DRAMのリフレッシュコントロール回路及びリフレッシュコントロール方法に関し、特にリフレッシュ用カウンタの値を任意の値にセッティングして、システムのリフレッシュカウンタの値と同一値となるようにし、CBRリフレッシュ、RORリフレッシュ等と併用可能な、DRAMのリフレッシュコントロール回路及びリフレッシュコントロール方法に関する。
【0002】
ここに、
CBRは、CAS Before RAS(RASの前にCAS)、
RORは、RAS Only Refresh(RASのみリフレッシュ)、
CASは、Column Address Strobe(列アドレスストローブ)、
RASは、Raw Address Strobe(行アドレスストローブ)、
のそれぞれ略語である。
【0003】
【従来の技術】
DRAMのメモリセルにデータを収納するためには、通常、キャパシタを用いているので、データを保持するために、一定時間経過ごとにリフレッシュを行なう必要があり、従来そのための種々の方法が用いられている。
【0004】
これらの1つに、RORリフレッシュと呼ばれている方法がある。この方法では、/CAS(ここに、/はバーを意味する。以下同じ。)信号は一定のハイ(high)のレベルに維持しつつ、/RAS信号のみ変化させてセルをリフレッシュする。この方法は、リフレッシュ動作中に外部からアドレスを印加しなければならず、また、リフレッシュ動作中はアドレスバスを他の用途に使用できないという問題点がある。
【0005】
他の1つの例として、CBRリフレッシュと呼ばれている方法がある。通常の動作中にメモリセルにアクセスする場合には、一般に/CAS信号を変化させる前に/RAS信号を変化させる。CBRリフレッシュにおいては、/RAS信号を変化させる前に/CAS信号を変化させることによってリフレッシュ動作モード中であるということを認知させ、リフレッシュモード中にリフレッシュが実施されるようにする。このCBRリフレッシュ方法は、DRAM内部においてアドレスを発生させるために別途のカウンタを設ける必要があるという問題がある。
【0006】
図7に従来のCBR検出器を、図8にリフレッシュカウンタをそれぞれ示す。
【0007】
図7に示すCBR検出器には、外部からの/RAS信号を入力として受けるインバータI1と、インバータI1の出力を入力として受けるインバータI2と、外部からの/CAS信号を入力として受けるインバータI3とが含まれている。更に、このCBR検出器には、トランスミッションゲートTS1が含まれている。このトランスミッションゲートTS1は、基本的には、互いに並列に接続されたPMOSトランジスタとNMOSトランジスタとからなるスイッチであり、PMOSトランジスタのゲートにはインバータI1の出力が、NMOSトランジスタのゲートにはインバータI2の出力がそれぞれ印加される。トランスミッションゲートTS1の入力端子にはインバータI3の出力が接続され、トランスミッションゲートTS1の出力はインバータI4の入力端子に接続される。
【0008】
リフレッシュモードにおいては、リフレッシュはDRAM内に設けられたカウンタから発生するアドレスを用いて実行される。インバータI4とインバータI5との組合せから1つのラッチが形成される。2入力NORゲートNR1は、その1つの入力端子にインバータI2の出力を、他の1つの入力端子にインバータI4の出力をそれぞれ受け、その出力はCBR信号になる。
【0009】
図8に示すように、リフレッシュカウンタは複数の従続接続されたT形フリップフロップ回路(以下T−F/Fと記す)から構成されている。第1段のT−F/FはCBR信号をクロック信号として受け、後続する各段のT−F/Fは、それぞれ前段の反転出力QBをクロック信号として用いる。各段のT−F/Fの非反転出力Q、すなわち、A0,A1,・・・,An−2,An−1は、CBRリフレッシュモード時には、リフレッシュ用アドレスとしてアドレスバッファに供給される。
【0010】
図9は、図7のCBR検出器の動作に関するタイミング図である。
【0011】
インバータI1へ外部から入力される/RAS信号が“ハイ”(high;高電圧状態)であると仮定すると、インバータI1の出力は“ロー”(low;低電圧状態)となる。同様に、インバータI3へ外部から入力される/CAS信号が“ハイ”であると仮定すると、インバータI3の出力は“ロー”となる。すると、トランスミッションゲートTS1のNMOSトランジスタのゲートにはインバータI2の出力である“ハイ”の電圧が印加され、PMOSトランジスタのゲートにはインバータI1の出力である“ロー”の電圧が印加され、トランスミッションゲートTS1は活性化状態(スイッチオンの状態)になる。従って、トランスミッションゲートTS1の出力は、インバータI3の出力と同じく“ロー”になり、インバータI4の出力は“ハイ”になってCBRは“ロー”になる。
【0012】
CBRリフレッシュモードではない場合には、/CAS信号が“ロー”になる前に/RAS信号が“ロー”になる。従って、インバータI1の出力は“ハイ”、インバータI2の出力は“ロー”になる。そこで、トランスミッションゲートTS1は非活性状態(スイッチオフの状態)になり、インバータI4とインバータI5とからラッチが構成されているので、インバータI4の出力は“ハイ”に維持され、CBR信号は“ロー”のままに維持される。
【0013】
CBRリフレッシュモードである場合には、/RAS信号が“ロー”になる前に/CAS信号が“ロー”になる。インバータI1の出力は“ロー”、インバータI2の出力は“ハイ”であるので、トランスミッションゲートTS1は活性化状態(スイッチオンの状態)になる。インバータI3の出力は“ハイ”に変わり、インバータI4の出力は“ロー”に変わってラッチされる。引き続いて、/RAS信号が“ロー”になるとトランスミッションゲートTS1は非活性状態(スイッチオフの状態)になり、インバータI2の出力は“ロー”になる。従って、CBR信号は“ハイ”になり、/RASが“ハイ”になってインバータI2が“ハイ”になるまで“ハイ”を維持する。
【0014】
図10は、図8に示すリフレッシュカウンタの動作に関するタイミング図である。T−F/Fは、クロックが“ロー”→“ハイ”と変わると、非反転出力Qの信号状態を反転させる。各TF−/Fの出力の状態は、最初は全て“ロー”にセットされていると仮定する。今、CBR信号が“ロー”から“ハイ”にシフトされると、第1段のT−F/Fの出力Qは“ロー”→“ハイ”にシフトされる。CBR信号が“ハイ”→“ロー”→“ハイ”とシフトされると、第1段の出力Qは、“ハイ”→“ロー”にシフトされる。(従って、QBの信号は“ロー”→“ハイ”になる)。
【0015】
CBR信号が上記の順序で繰り返しシフトされると、第1段のT−F/Fの出力は、“ロー”→“ハイ”→“ロー”→“ハイ”を繰り返す。第2段のT−F/Fは、第1段のT−F/FのQB信号をクロックとして用いるので(QBは“ハイ”→“ロー”→“ハイ”→“ロー”を繰返す)、第1段のT−F/Fの出力QBが“ロー”→“ハイ”にシフトされると、第2段のT−F/Fの出力Qは、“ロー”→“ハイ”にシフトされる。このように、リフレッシュカウンタはリプルカウンタとして動作する。
【0016】
【発明が解決しようとする課題】
しかしながら、前述した従来のCBRリフレッシュ方法においては、内部のアドレスカウンタを外部からコントロールできない(すなわち、任意に選択した値にリセットすることはできない)ので、RORリフレッシュ方法等と併用して用いることはできないという問題がある。また、RORリフレッシュ方法においては、前述したように、リフレッシュ動作中にアドレスバスを他の用途に用いられないという問題がある。
【0017】
本発明の目的は、上記問題点を解決するために、アドレスカウンタを任意の値にセットすることができ、RORリフレッシュ方法、CBRリフレッシュ方法等と併用可能な、/CAS信号と/RAS信号とによりDRAMセルのデータのリフレッシュを制御する、DRAMのリフレッシュコントロール回路及びリフレッシュコントロール方法を提供することにある。
【0018】
【課題を解決するための手段】
上記目的を達成するために、本願発明のDRAMのリフレッシュコントロール回路は、
/CAS信号と/RAS信号とによりDRAMセルのデータをリフレッシュする、DRAMのリフレッシュコントロール回路において、
CBRリフレッシュモードを検出してCBR信号を発生する第1のCBR検出器と、
RORリフレッシュモードを検出してROR信号を発生する第1のROR検出器と、
上記第1のCBR検出器と上記第1のROR検出器とから上記CBR信号と上記ROR信号とを受けて計数し、DRAM内部のリフレッシュ用アドレスを発生するアドレスカウンタと、
上記CBRリフレッシュモードと上記RORリフレッシュモードが、CBRリフレッシュモード→CBRリフレッシュモード→RORリフレッシュモードに従って連続して実行された後、上記アドレスカウンタ内のカウント値を予め定められた値にリセットするカウンタリセット回路と、
を含んでなることを特徴とする。
【0019】
この場合、
上記第1のCBR検出器は、
上記/RAS信号を入力する第1のインバータと、
上記第1のインバータの出力を入力する第2のインバータと、
上記/CAS信号を入力する第3のインバータと、
上記第1のインバータの出力をPMOSトランジスタのゲートに受け、上記第2のインバータの出力をNMOSトランジスタのゲートに受け、上記第3のインバータの出力を入力する第1のトランスミッションゲートと、
上記トランスミッションゲートの出力を受ける第4のインバータと、
上記第4のインバータと第5のインバータとからなるラッチと、
上記ラッチの出力と上記第2のインバータの出力とを入力にする第1の2入力NORゲートと、
を含んでなることを特徴とする。
【0020】
またこの場合、上記第1のROR検出器は、
上記/RAS信号は、第11のNANDゲートの1つの入力と、第11のNORゲートの1つの入力と、第14のNANDゲートの1つの入力と、第4の遅延線の入力とに接続され、
上記/CAS信号は、上記第11のNANDゲートの他の入力と、上記第11のNORゲートの他の入力とに接続され、
第12のNANDゲートは、上記第11のNANDゲートの出力を1つの入力にし、第1の遅延線の出力を他の入力にし、その出力は第2のトランジスタのゲートに接続され、
上記第2のトランジスタのドレインは上記第11のNORゲートの出力に、上記第2のトランジスタのソースは上記第1の遅延線の入力にそれぞれ接続され、
上記第1の遅延線の出力は、第21のインバータの入力と、上記第12のNANDゲートの他の入力とに接続され、
上記第21のインバータと第23のインバータとからラッチを構成し、
上記第21のインバータの出力は、第13のNANDゲートの1つの入力に直接入力され、同時に、第2の遅延線に入力され、上記第2の遅延線と、上記第2の遅延線と直列に接続された第3の遅延線とを経て、上記第13のNANDゲートの他の入力に接続され、
上記第13のNANDゲートの出力は、第12のNORゲートの1つの入力に接続され、
上記第4の遅延線の出力は、第22のインバータに接続され、上記第22のインバータの出力は、上記第14のNANDゲートの他の入力に接続され、
上記第14のNANDゲートの出力は、上記第12のNORゲートの他の入力に接続され、
上記第12のNORゲートの出力は、上記ROR信号になるように構成することを特徴とする。
【0021】
またこの場合、上記アドレスカウンタは、ORゲートと、縦続接続された複数のT型フリップフロップ回路とを含んでなり、上記各T型フリップフロップ回路には、リセットコントロール信号に接続されたクリア端子が設けられており、上記縦続接続された複数のT型フリップフロップ回路の第1段のT型フリップフロップ回路は、上記ORゲートからクロック信号としてCBR、RORまたはその他のリフレッシュモード信号を受け、上記クリア端子には、上記カウンタリセット回路のリセット信号を接続することを特徴とする。
【0022】
またこの場合、上記カウンタリセット回路は、
/RAS信号と/CAS信号とが入力される第2のCBR検出器と、
上記/RAS信号と上記/CAS信号とが入力されるノーマルモード検出器と、
上記/RAS信号と上記/CAS信号とが入力される第2のROR検出器と、
直接クリア端子を通じてクリアが可能な第1のT形フリップフロップ回路および第2のT形フリップフロップ回路と、
パルス発生器と、
第2のORゲートと、
NANDゲートと、
第1のトランジスタとを含んでなり、
上記第2のCBR検出器の出力であるCBR信号を上記第1のT形フリップフロップ回路のクロック入力に接続し、
上記第1のT形フリップフロップ回路の反転出力信号を上記第2のT形フリップフロップ回路のクロック入力に接続し、
上記第2のT形フリップフロップ回路の正出力信号を上記第1のトランジスタを介して上記パルス発生器に接続し、
上記パルス発生器の出力を上記第2のORゲートの1つの入力に接続し、
上記第2のROR検出器の出力を上記第2のORゲートの他の入力に接続し、
上記第2のORゲートの出力を上記NANDゲートの1つの入力に接続し、
上記ノーマルモード検出器の出力を上記NANDゲートの他の入力に接続し、
上記NANDゲートの出力を上記第1及び上記第2のT形フリップフロップ回路の上記直接クリア端子に接続し、
上記第1のトランジスタのゲートには上記第2のROR検出器の出力を接続し、 上記第2のT形フリップフロップ回路の出力は上記第1のトランジスタのドレインに入力し、
上記第1のトランジスタのソースは上記パルス発生器の入力に接続して構成することを特徴とする。
【0023】
またこの場合、上記ノーマルモード検出器は、
上記/RAS信号は、第11のインバータと、第12のインバータと、第13のインバータとを経由して第1のNANDゲートの1つの入力に接続され、
上記/CAS信号は、第14のインバータと、第2のトランスミッションゲートと、第15のインバータとを経由して上記第1のNANDゲートの他の入力に接続され、
上記第15のインバータと第16のインバータとからラッチが構成され、
上記第2のトランスミッションゲートのPMOSゲートには上記第11のインバータの出力が、上記第2のトランスミッションゲートのNMOSゲートには上記第12のインバータの出力がそれぞれ接続され、
上記第1のNANDゲートの出力は、第17のインバータを介して第2のNANDゲートの1つの入力に接続され、
上記第2のNANDゲートの他の入力には、上記第14のインバータの出力が接続され、
上記第2のNANDゲートの出力は、第18のインバータの入力に接続され、
上記第18のインバータの出力は、ノーマルモード検出信号となるように構成することを特徴とする。
【0024】
またこの場合、上記第2のCBR検出器は、
上記/RAS信号を入力される第1のインバータと、
上記第1のインバータの出力を入力にする第2のインバータと、
上記/CAS信号を入力にする第3のインバータと、
上記第1のインバータの出力をPMOSトランジスタのゲートに受け、上記第2のインバータの出力をNMOSトランジスタのゲートに受け、上記第3のインバータの出力を入力にする第1のトランスミッションゲートと、
上記トランスミッションゲートの出力を受ける第4のインバータと、
上記第4のインバータと第5のインバータとからなるラッチと、
上記ラッチの出力と上記第2のインバータの出力とを入力にする第1の2入力NORゲートと、
を含んでなることを特徴とする。
【0025】
またこの場合、上記第2のROR検出器は、
上記/RAS信号は、第11のNANDゲートの1つの入力と、第11のNORゲートの1つの入力と、第14のNANDゲートの1つの入力と、第4の遅延線の入力とに接続され、
上記/CAS信号は、上記第11のNANDゲートの他の入力と、上記第11のNORゲートの他の入力とに接続され、
第12のNANDゲートは、上記第11のNANDゲートの出力を1つの入力にし、第1の遅延線の出力を他の入力にし、その出力は第2のトランジスタのゲートに接続され、
上記第2のトランジスタのドレインは上記第11のNORゲートの出力に、上記第2のトランジスタのソースは上記第1の遅延線の入力にそれぞれ接続され、
上記第1の遅延線の出力は、第21のインバータの入力と、上記第12のNANDゲートの他の入力とに接続され、
上記第21のインバータと第23のインバータとからラッチを構成し、
上記第21のインバータの出力は、第13のNANDゲートの1つの入力に直接入力され、同時に、第2の遅延線に入力され、上記第2の遅延線と、上記第2の遅延線と直列に接続された第3の遅延線とを経て、上記第13のNANDゲートの他の入力に接続され、
上記第13のNANDゲートの出力は、第12のNORゲートの1つの入力に接続され、
上記第4の遅延線の出力は、第22のインバータに接続され、上記第22のインバータの出力は、上記第14のNANDゲートの他の入力に接続され、
上記第14のNANDゲートの出力は、上記第12のNORゲートの他の入力に接続され、
上記第12のNORゲートの出力は、第2のROR検出器の出力になるように構成することを特徴とする。
【0026】
また、本願発明のDRAMのリフレッシュコントロール方法は、
CBRリフレッシュモードを検出してCBR信号を発生するCBR検出器と、
RORリフレッシュモードを検出してROR信号を発生するROR検出器と、
上記CBR検出器と上記ROR検出器とから上記CBR信号と上記ROR信号とを受けて計数し、DRAM内部のリフレッシュ用アドレスを発生するアドレスカウンタと、
/CAS信号および/RAS信号が特定信号配列状態になると上記アドレスカウンタ内のカウント値を予め定められた値にリセットするカウンタリセット回路とを含んでなるDRAMのリフレッシュコントロール回路を用いてDRAMセルのデータリフレッシュ動作をコントロールする方法において、
(1)上記カウンタリセット回路が、連続して変化するDRAMのリフレッシュ方式を検出し、該リフレッシュ方式が特定の順序に変化する場合に、カウンタリセット信号を発生し、
(2)上記リセット信号が発生した場合には、アドレスカウンタ内のカウント値を予め定められた値にリセットし、その後リフレッシュ信号が検出される都度、アドレスカウンタの値を1づつ変化させ、
上記(1)において、特定の順序は、CBRリフレッシュモード、CBRリフレッシュモード、RORリフレッシュモードである
ことを特徴とする。
【0032】
【作用】
本発明のDRAMのリフレッシュコントロール回路においては、リフレッシュアドレスのためのアドレスカウンタは任意の値にセットでき、システムのリフレッシュカウンタの値と同一の値にセットすることが可能であり、すべてのリフレッシュ時に、アドレスカウンタの値を1づつ増加させ得るので、CBRリフレッシュ、RORリフレッシュ等と共用可能である。
【0033】
【実施例】
以下、本発明の1実施例を添付図面に基づいて詳細に説明する。
【0034】
図1は、本発明のDRAMのリフレッシュコントロール回路のブロック図である。図において、/CAS信号と/RAS信号とによりDRAMセルのデータをリフレッシュするDRAMのリフレッシュコントロール回路は、CBRリフレッシュモードを検出してCBR信号を発生するCBR検出器10と、RORリフレッシュモードを検出してROR信号を発生するROR検出器20と、CBR信号およびROR信号を受けて計数してDRAM内部のリフレッシュ用アドレスを発生するアドレスカウンタ40と、特定信号配列状態になると上記アドレスカウンタの値を予め決められた値にリセットするカウンタリセット回路30とを含んでなる。
【0035】
CBR検出器10は、例えば、図7に示す従来技術と同様に構成され、/RAS信号と/CAS信号とを入力として受ける。CBR検出器10の出力信号CBRと、ROR検出器20(その構成は、例えば、後述の図4参照)の出力信号RORとが、2入力ORゲートOR1に入力される。2入力ORゲートOR1の出力は、アドレスカウンタ40へクロック信号として入力される。カウンタリセット回路30の出力は、アドレスカウンタ40へ、CD端子(CLEAR DIRECT端子;直接クリア端子)から入力される。
【0036】
カウンタリセット回路30が特殊の1連の信号(すなわち、CBRリフレッシュ→CBRリフレッシュ→RORリフレッシュ)を感知した場合には、カウンタリセット回路30はリセット信号を発生し、該信号をアドレスカウンタ40のCD端子に印加してカウンタをリセットする。この場合、アドレスカウンタ40のカウンタの値は任意に選択した値にセットすることが可能である。その後、CBRリフレッシュ信号CBR、あるいはRORリフレッシュ信号RORが検出されると、カウンタの値は1づつ増加される。
【0037】
図2は、図1のカウンタリセット回路30のブロック図である。図に示す例においては、信号が、CBRリフレッシュ→CBRリフレッシュ→RORリフレッシュの順序で進行される場合に、カウンタリセット回路30がリセット信号をアドレスカウンタ40のCD端子に印加してカウンタをリセットするように構成されている。
【0038】
図2において、本例に示すカウンタリセット回路30は、/RAS信号と/CAS信号とを入力として受けるCBR検出器31と;ノーマルモード検出器32と;ROR検出器33と;縦続接続され、CD端子を通じてリセット可能な第1のT−F/F34と第2のT−F/F35と;、パルス発生器36と;2入力ORゲートOR2と;2入力NANDゲートAD1と;NMOSトランジスタTR1とを含んで構成されている。
【0039】
CBR検出器31は、例えば、図7に示す従来技術と同様に構成されており、その出力であるCBR信号は、第1のT−F/F34のクロック端子であるCK端子に印加され、第1のT−F/Fの反転出力QBは、第2のT−F/F35のクロック端子であるCK端子に印加される。第2のT−F/F35の正(非反転)出力であるQ信号は、NMOSトランジスタTR1を介してパルス発生器36に印加される。第1のT−F/F34と第2のT−F/F35のCD端子には、2入力NANDゲートAD1の出力が印加される。
【0040】
2入力NANDゲートAD1は、その1つの入力端子には2入力ORゲートOR2の出力を受け、もう1つの入力端子にはノーマルモード検出器32の出力NMを受ける。2入力ORゲートOR2は、その1つの入力端子にはROR検出器33(図4参照)の出力ROR信号を受け、もう1つの入力端子にはカウンタリセット回路30の出力信号CNT−CLRを受ける。
【0041】
第2のT−F/Fの出力Qは、NMOSトランジスタTR1のドレインに入力される。NMOSトランジスタTR1のゲートは、ROR検出器33の出力ROR信号に接続され、またソースはパルス発生器36の入力に接続される。
【0042】
このカウンタリセット回路30の動作は次ぎのとおりである。例えば、1連の信号順序が、CBRリフレッシュ→CBRリフレッシュ→RORリフレッシュである場合には、カウンタリセット回路30は、リセット信号CNT−CLRを発生する。しかしながら、他の信号順序、例えばCBRリフレッシュ→RORリフレッシュ→CBRリフレッシュ、あるいは、ノーマルモード→CBRリフレッシュ→ノーマルモード→RORリフレッシュ→CBRリフレッシュなどの場合には、リセット信号CNT−CLRは発生されない。
【0044】
図2において、カウンタリセット回路30のCBR検出器31が、CBRリフレッシュ信号を検出すると、CBR検出器31は、CBR信号を、“ロー”→“ハイ”→“ロー”の順序で出力し、このCBR信号は、第1のT−F/F34のクロック端子であるCK端子に入力される。ノーマルモード検出器32は“ハイ”→“ロー”→“ハイ”の順序の信号によって、第1のT−F/F34と第2のT−F/F35をクリアする役割をする。
【0045】
回路が、最初はCBRリフレッシュモードになっている場合には、CBR信号が発生して、第1のT−F/F34の反転出力QBが“ロー”の場合、反転出力QBを“ロー”→“ハイ”にシフトする。このとき、第2のT−F/F35の非反転出力Qは“ロー”→“ハイ”にシフトされ、/RORリフレッシュ信号が発生(“ロー”→“ハイ”→“ロー”)し、NMOSトランジスタTR1を活性化(スイッチオン)すると、第2のT−F/F35の出力が、パルス発生器36に加えられる。パルス発生器36はライジングエッジ(立上り)検出器であり、入力が“ロー”→“ハイ”に変わると、“ハイ”→“ロー”→“ハイ”の1連の出力を発生する。リセット信号CNT−CLRがハイである場合に、NMが“ハイ”であると、第1のT−F/F34および第2のT−F/F35の両者がリセットされる。
【0046】
図3は、図2のノーマルモード検出器32の回路図である。ノーマルモード検出器32は、CBRリフレッシュと異なり、/RAS信号(外部から加えられる)が“ハイ”から“ロー”にシフトされた後、/CAS(同様に外部から加えられる)が“ハイ”から“ロー”にシフトされたことを検出した場合には、/RAS信号は、インバータI11、インバータI12、インバータI13を経由して、NANDゲートND1の1つの入力端子に入力される。同様に、/CAS信号は、インバータI14、トランスミッションゲートTS2、インバータI15を経由して、NANDゲートND1の他の1つの入力端子に入力される。
【0047】
トランスミッションゲートTS2のPMOSゲートには、インバータI11の出力が入力される。他方、トランスミッションゲートTS2のNMOSゲートには、インバータI12の出力が入力される。NANDゲートND1には、インバータI13とインバータI15の出力とが入力され、NANDゲートND1の出力は、インバータI17を経由してNANDゲートND2に入力される。NANDゲートND2はインバータI17とインバータI14の出力を入力にし、NANDゲートND2の出力はインバータI18に入力される。インバータI18の出力は信号NM(図2にも示されている)になる。
【0048】
ノーマルモード検出器32の動作は次ぎのとおりである。/RAS信号および/CAS信号が共に“ハイ”である場合には、インバータI11とインバータI13の出力は共に“ロー”となり、インバータI12の出力は“ハイ”となる。従って、NANDゲートND1の出力ほ“ハイ”となり、インバータI17の出力は“ロー”となり、その結果、NANDゲートND2の出力は“ハイ”となり、信号NMは“ロー”となる。この場合、インバータI11の出力は“ロー”、インバータI12の出力は“ハイ”であるので、トランスミッションゲートTS2はスイッチオン(導通状態)になっている。
【0049】
トランスミッションゲートTS2がスイッチオン(導通状態)になっているので、/CASが“ハイ”であるとインバータI14の出力は“ロー”となり、インバータI15の出力は“ハイ”になる。更に、/CAS信号が“ロー”であると、インバータI14の出力は“ハイ”となり、インバータI15の出力は“ロー”となる。すなわち、/RAS信号が“ハイ”である場合には、インバータI15の出力は/CAS信号の値と同一となる。/CAS信号が“ハイ”の場合は、NANDゲートND1の出力は“ハイ”になる。更に、インバータI17の出力は“ロー”になり、NANDゲートND2の出力は“ハイ”に維持され、信号NMは“ロー”になる。
【0050】
このとき、/RAS信号が“ハイ”から“ロー”にシフトされると、インバータI11とインバータI13の出力は“ハイ”となる。インバータI12の出力が“ロー”になると、トランスミッションゲートTS2はスイッチオフ(非導通状態)となり、NANDゲートND1は、インバータI15の値に応じて出力が決まる。インバータI15の出力は、/CAS信号が“ハイ”であったので“ハイ”であり、NANDゲートND1の出力は、“ハイ”から“ロー”に変わる。NANDゲートND1の出力が“ロー”に変わると、インバータI17の出力は“ハイ”になる。更に、/CAS信号が“ハイ”であるので、インバータI14の出力が“ロー”になり、NANDゲートND2の出力は“ハイ”のままに維持され変化しない。その後、/CAS信号が“ハイ”から“ロー”になると(ノーマルモード)、インバータI14の出力が“ハイ”に変わり、このときNANDゲートND2の出力が“ロー”に変わる。従って、信号NMは“ハイ”になり、ノーマルモードが検出される。
【0051】
次に、/CAS信号と/RAS信号の両者が“ハイ”になると、NANDゲートND2の出力は“ロー”から“ハイ”に変わり、信号NMは“ロー”になる。
【0052】
/RAS信号が“ロー”になる前に/CAS信号が“ロー”になると、インバータI15の出力は“ロー”に変わり、NANDゲートND1の出力は“ハイ”に変わり、インバータI17の出力は“ロー”になり、/CAS信号が“ロー”であるので、インバータI14の出力は“ハイ”となって、NANDゲートND2の出力は“ハイ”のままに維持され変化しない。従って、/CAS信号が/RAS信号より前に“ロー”となると(すなわちCBRモード)、NANDゲートND2の出力は“ハイ”に維持され、信号NMは“ロー”になる。
【0053】
ところで、/CAS信号が引き続いて“ハイ”に維持されると(RORモード)、NANDゲートND2の出力は“ハイ”に維持される。すると、“ハイ”に維持されていた信号NMは、NANDゲートND2の出力がインバータI18において反転されて、“ロー”になる。
【0054】
図4は、図2のROR検出器33の回路を示す。RORリフレッシュの場合には、/RAS信号が、“ハイ”→“ロー”→“ハイ”と変化する間、/CAS信号は引き続き“ハイ”に維持される。ROR信号の検出は、/RAS信号が“ロー”から“ハイ”にシフトされた時にパルスを出力することによってなされる。/RAS信号は、NANDゲートND11の1つの入力端子と、NORゲートNR11の1つの入力端子と、NANDゲートND14の1つの入力端子と、遅延線DL4の入力端子とにそれぞれ接続され、/CAS信号はNANDゲートND11の他の1つの入力端子と、NORゲートNR11の他の1つの入力端子とにそれぞれ接続される。NANDゲートND12は、NANDゲートND11の出力と遅延線DL1の出力とを入力にし、NANDゲートND12の出力は、NMOSトランジスタTR2のゲートに接続され、NMOSトランジスタTR2のドレインはNORゲートNR11の出力に、NMOSトランジスタTR2のソースは遅延線DL1の入力に接続されている。遅延線DL1の出力は、インバータI21の入力と、NANDゲートND12の入力とに接続されている。インバータI21の出力は、NANDゲートND13の1入力端子と、遅延線DL2の入力端子と、インバータI23の入力端子とに接続されている。インバータI23のの出力はインバータI21の入力端子に接続されている。遅延線DL2の出力は、遅延線DL3の入力端子に接続され、遅延線DL3の出力は、NANDゲートND13のもう1つの入力端子に接続されている。NANDゲートND13の出力は、NORゲートNR12の1つの入力端子に接続されている。
【0055】
遅延線DL4は/RAS信号を入力として受け、遅延線DL4の出力はインバータI22に接続され、インバータI22の出力はNANDゲートND14の1つの入力端子に接続されている。NANDゲートND14は、/RAS信号とインバータI22の出力とを入力として受け、NANDゲートND14の出力は、NORゲートNR12の他の1つの入力端子に接続されている。NORゲートNR12は、NANDゲートND13の出力とNANDゲートND14の出力とを入力として受け、ROR信号を発生する。
【0056】
ROR検出器33の動作は次ぎのとおりである。この動作中には、/CAS信号は継続して“ハイ”に維持され、/RAS信号のみが“ハイ”→“ロー”→“ハイ”の順序にシフトされる。従って、NANDゲートND11の出力は、/RAS信号と/CAS信号がいずれも“ハイ”である場合に“ロー”となり、その他の場合には“ハイ”になる。更に、NORゲートNR11の出力は、/RAS信号と/CAS信号の両者がいずれも“ロー”である場合にのみ“ハイ”となり、その他の場合には“ロー”にある。
【0057】
始めに/RAS信号と/CAS信号の両者がいずれも“ハイ”である場合には、NANDゲートND11の出力は“ロー”になり、NANDゲートND12の出力は“ハイ”になって、NMOSトランジスタTR2はスイッチオン(導通状態)となる。/RAS信号と/CAS信号の両者がいずれも“ハイ”であるので、NORゲートNR11は“ロー”になる。更に、NMOSトランジスタTR2はスイッチオン(導通状態)であるので、遅延線DL1の出力は“ロー”になり、インバータI21の出力は“ハイ”になる。更に、遅延線DL2と遅延線DL3とに関する遅延時間の後、NANDゲートND13の出力は“ロー”になる。/RAS信号が“ハイ”であるときには、インバータI22の出力は“ロー”であるので、NANDゲートND14の出力は“ハイ”になり、NORゲートNR12の出力であるRORは“ロー”になる。
【0058】
その後、/CAS信号が継続して“ハイ”に維持されると、NORゲートNR11の出力は継続して“ロー”に維持されるので、NANDゲートND13の出力は継続して“ロー”に維持される。/RAS信号が“ハイ”から“ロー”にシフトされると、NANDゲートND11の出力は“ハイ”になるが、遅延線DL1の出力は“ロー”であるので、NANDゲートND12の出力は“ハイ”に維持される。同時に、遅延線DL4の出力は“ハイ”から“ロー”にシフトされ、インバータI22の出力は“ハイ”になる。しかしながら、/RAS信号が“ロー”であるので、NANDゲートND14の出力は“ハイ”に維持される。この場合、/RAS信号が再び“ロー”から“ハイ”にシフトされると、NANDゲートND14の入力のいずれもが“ハイ”になるので、NANDゲートND14の出力は“ロー”になる。同時に、NORゲートNR12の入力のいずれもが“ロー”になるので、NORゲートNR12の出力RORは“ハイ”になる。
【0059】
遅延線DL4に関わる遅延時間後、インバータI22の出力が“ロー”になると、NANDゲートND14の出力は“ハイ”になり、RORは“ロー”になる(すなわち、RORリフレッシュ)。しかしながら、/RAS信号が“ロー”である場合に/CAS信号が“ロー”になると、NORゲートNR11の出力は“ハイ”になるので、遅延線DL1の出力は“ハイ”になり、NANDゲートND12の出力は“ロー”になり、NMOSトランジスタTR2はスイッチオフ(非導通状態)になる。遅延線DL1の出力は“ハイ”であるので、インバータI21の出力は“ロー”になり、NANDゲートND13の出力は“ハイ”になる。従って、NANDゲートND14に入力される/RAS信号が“ロー”から“ハイ”にシフトされても、NORゲートNR12の出力であるRORは引き続き“ロー”に維持される。
【0060】
図5は、図1のアドレスカウンタ40のブロック図である。
【0061】
このアドレスカウンタ40は、従来のアドレスカウンタとは異なり、縦続接続された複数のフリップフロップ回路T−F/Fからなる。各T−F/Fには、リセットコントロール信号CNT−CLRに接続されたクリア端子CDが設けられている。クロック信号は、第1段のT−F/Fへ、ORゲートを介して入力される。該ORゲートには、リフレッシュモード信号CBRと、RORと、Refとが入力される。ORゲートには、CBR、ROR、Ref以外のリフレッシュモード信号を入力することも可能である。
【0062】
このアドレスカウンタ40は、CBR、ROR、あるいはその他のリフレッシュモード信号が入力される毎に1だけ加算される。CD端子にリセットコントロール信号CNT−CLRが入る度に、T−F/Fはリセットされる。
【0063】
以上説明した具体的な回路構成においては、CBR検出器10と、RORリフレッシュモードを検出するROR検出器20と、リフレッシュ用アドレスを発生するアドレスカウンタ40と、アドレスカウンタの値を予め決められた値にリセットさせるカウンタリセット回路30等のそれぞれ1例について説明したが、同一の動作特性を有する、回路構成を異にした、他の多くの回路を構成することも可能である。
【0064】
図6は、図1のリフレッシュコントロール回路の動作に関するタイミング図である。
【0065】
図2に示すカウンタリセット回路30において、/RAS信号が“ハイ”から“ロー”にシフトされ、次いで/CAS信号が“ハイ”から“ロー”にシフトされた場合には、これは通常の読み取り/書き込み(read/write)動作を示すものである。そこで、かかる信号のシフトは、ノーマルモード検出器32によって検出され、信号NMが発生され、カウンタリセット回路30の第1のT−F/Fおよび第2のT−F/Fがリセットされる。次に、CBRリフレッシュモードが発生した場合、すなわち、/RAS信号が“ロー”にシフトされる前に/CAS信号が“ロー”にシフトされた場合には、第1のT−F/FのQB端子は“ハイ”から“ロー”となる。次に、2回めのCBRリフレッシュモードが発生した場合には、第1のT−F/FのQB端子は“ロー”から“ハイ”にシフトされ、この時、第2のT−F/FのQ端子は“ハイ”となる。引き続いてRORモードが発生すると、CNT−CLR信号が発生されてアドレスカウンタがクリアされる。
【0066】
すなわち、図2において、CBR検出器31からCBRリフレッシュが検出されると、パルス形状の1連の“ロー”→“ハイ”→“ロー”のCBR信号が出力される。このCBR信号は、第1のT−F/Fへクロックとして入力される。1回目のCBRリフレッシュモードが発生すると、CBR信号が発生され、第1のT−F/Fの出力QBが“ロー”から“ハイ”にシフトされ、2回目のCBRリフレッシュモードになると、第2のT−F/Fの出力Qは“ロー”から“ハイ”にシフトされる。次いで、/RORリフレッシュ信号が発生(“ロー”→“ハイ”→“ロー”)して、NMOSトランジスタTR1がスイッチオン(導通状態)になると、第2のT−F/Fの出力がパルス発生器36に伝達される。パルス発生器36は、入力が“ロー”から“ハイ”に変わると、カウンタをリセットするCNT−CLRパルスとして、“ハイ”→“ロー”→“ハイ”の出力を発生する。
【0067】
【発明の効果】
以上説明したように、本発明のDRAMのリフレッシュコントロール回路においては、リフレッシュアドレスのためのアドレスカウンタは任意の値にセットでき、システムのリフレッシュカウンタの値と同一の値にセットすることが可能であり、すべてのリフレッシュ時に、アドレスカウンタの値を1づつ増加させ得るので、CBRリフレッシュ、RORリフレッシュ等と共用可能であるという効果がある。
【図面の簡単な説明】
【図1】 本発明のDRAMのリフレッシュコントロール回路のブロック図である。
【図2】 本発明のDRAMのリフレッシュコントロール回路のカウンタリセット回路のブロック図である。
【図3】 本発明のDRAMのリフレッシュコントロール回路のノーマルモード検出器の回路図である。
【図4】 本発明のDRAMのリフレッシュコントロール回路のROR検出器の回路図である。
【図5】 本発明のDRAMのリフレッシュコントロール回路のアドレスカウンタのブロック図である。
【図6】 本発明のDRAMのリフレッシュコントロール回路の動作に関するタイミング図である。
【図7】 従来のCBR検出器の回路図である。
【図8】 従来のリフレッシュカウンタの回路図である。
【図9】 従来のCBR検出器の動作に関するタイミング図である。
【図10】 従来のリフレッシュカウンタの動作に関するタイミング図である。
【符号の説明】
I1〜I5、I11〜I18、I21、I22…インバータ、
TS1、TS2…トランスミッションゲート、
NR1、NR11、NR12…NORゲート、
10、31…CBR検出器、
20、33…ROR検出器、
30…カウンタリセット回路、
32…ノーマルモード検出器、
34…第1のT−F/F、
35…第2のT−F/F、
36…パルス発生器、
AD1…NANDゲート、
OR1、OR2…ORゲート、
40…アドレスカウンタ、
TR1、TR2…NMOSトランジスタ、
ND1、ND2、ND11〜ND14…NANDゲート、
DL1〜DL4…遅延線、
Claims (9)
- /CAS信号と/RAS信号とによりDRAMセルのデータをリフレッシュする、DRAMのリフレッシュコントロール回路において、
CBRリフレッシュモードを検出してCBR信号を発生する第1のCBR検出器と、
RORリフレッシュモードを検出してROR信号を発生する第1のROR検出器と、
上記第1のCBR検出器と上記第1のROR検出器とから上記CBR信号と上記ROR信号とを受けて計数し、DRAM内部のリフレッシュ用アドレスを発生するアドレスカウンタと、
上記CBRリフレッシュモードと上記RORリフレッシュモードが、CBRリフレッシュモード→CBRリフレッシュモード→RORリフレッシュモードに従って連続して実行された後、上記アドレスカウンタ内のカウント値を予め定められた値にリセットするカウンタリセット回路と、
を含んでなるDRAMのリフレッシュコントロール回路。 - 上記第1のCBR検出器は、
上記/RAS信号を入力する第1のインバータと、
上記第1のインバータの出力を入力する第2のインバータと、
上記/CAS信号を入力する第3のインバータと、
上記第1のインバータの出力をPMOSトランジスタのゲートに受け、上記第2のインバータの出力をNMOSトランジスタのゲートに受け、上記第3のインバータの出力を入力する第1のトランスミッションゲートと、
上記トランスミッションゲートの出力を受ける第4のインバータと、
上記第4のインバータと第5のインバータとからなるラッチと、
上記ラッチの出力と上記第2のインバータの出力とを入力にする第1の2入力NORゲートと、
を含んでなることを特徴とする請求項1に記載のDRAMのリフレッシュコントロール回路。 - 上記第1のROR検出器は、
上記/RAS信号は、第11のNANDゲートの1つの入力と、第11のNORゲートの1つの入力と、第14のNANDゲートの1つの入力と、第4の遅延線の入力とに接続され、
上記/CAS信号は、上記第11のNANDゲートの他の入力と、上記第11のNORゲートの他の入力とに接続され、
第12のNANDゲートは、上記第11のNANDゲートの出力を1つの入力にし、第1の遅延線の出力を他の入力にし、その出力は第2のトランジスタのゲートに接続され、
上記第2のトランジスタのドレインは上記第11のNORゲートの出力に、上記第2のトランジスタのソースは上記第1の遅延線の入力にそれぞれ接続され、
上記第1の遅延線の出力は、第21のインバータの入力と、上記第12のNANDゲートの他の入力とに接続され、
上記第21のインバータと第23のインバータとからラッチを構成し、
上記第21のインバータの出力は、第13のNANDゲートの1つの入力に直接入力され、同時に、第2の遅延線に入力され、上記第2の遅延線と、上記第2の遅延線と直列に接続された第3の遅延線とを経て、上記第13のNANDゲートの他の入力に接続され、
上記第13のNANDゲートの出力は、第12のNORゲートの1つの入力に接続され、
上記第4の遅延線の出力は、第22のインバータに接続され、上記第22のインバータの出力は、上記第14のNANDゲートの他の入力に接続され、
上記第14のNANDゲートの出力は、上記第12のNORゲートの他の入力に接続され、
上記第12のNORゲートの出力は、上記ROR信号になるように構成することを特徴とする請求項1に記載のDRAMのリフレッシュコントロール回路。 - 上記アドレスカウンタは、ORゲートと、縦続接続された複数のT型フリップフロップ回路とを含んでなり、上記各T型フリップフロップ回路には、リセットコントロール信号に接続されたクリア端子が設けられており、上記縦続接続された複数のT型フリップフロップ回路の第1段のT型フリップフロップ回路は、上記ORゲートからクロック信号としてCBR、RORまたはその他のリフレッシュモード信号を受け、上記クリア端子には、上記カウンタリセット回路のリセット信号を接続することを特徴とする請求項1に記載のDRAMのリフレッシュコントロール回路。
- 上記カウンタリセット回路は、
/RAS信号と/CAS信号とが入力される第2のCBR検出器と、
上記/RAS信号と上記/CAS信号とが入力されるノーマルモード検出器と、
上記/RAS信号と上記/CAS信号とが入力される第2のROR検出器と、
直接クリア端子を通じてクリアが可能な第1のT形フリップフロップ回路および第2のT形フリップフロップ回路と、
パルス発生器と、
第2のORゲートと、
NANDゲートと、
第1のトランジスタとを含んでなり、
上記第2のCBR検出器の出力であるCBR信号を上記第1のT形フリップフロップ回路のクロック入力に接続し、
上記第1のT形フリップフロップ回路の反転出力信号を上記第2のT形フリップフロップ回路のクロック入力に接続し、
上記第2のT形フリップフロップ回路の正出力信号を上記第1のトランジスタを介して上記パルス発生器に接続し、
上記パルス発生器の出力を上記第2のORゲートの1つの入力に接続し、
上記第2のROR検出器の出力を上記第2のORゲートの他の入力に接続し、
上記第2のORゲートの出力を上記NANDゲートの1つの入力に接続し、
上記ノーマルモード検出器の出力を上記NANDゲートの他の入力に接続し、
上記NANDゲートの出力を上記第1及び上記第2のT形フリップフロップ回路の上記直接クリア端子に接続し、
上記第1のトランジスタのゲートには上記第2のROR検出器の出力を接続し、 上記第2のT形フリップフロップ回路の出力は上記第1のトランジスタのドレインに入力し、
上記第1のトランジスタのソースは上記パルス発生器の入力に接続して構成することを特徴とする請求項1に記載のDRAMのリフレッシュコントロール回路。 - 上記ノーマルモード検出器は、
上記/RAS信号は、第11のインバータと、第12のインバータと、第13のインバータとを経由して第1のNANDゲートの1つの入力に接続され、
上記/CAS信号は、第14のインバータと、第2のトランスミッションゲートと、第15のインバータとを経由して上記第1のNANDゲートの他の入力に接続され、
上記第15のインバータと第16のインバータとからラッチが構成され、
上記第2のトランスミッションゲートのPMOSゲートには上記第11のインバータの出力が、上記第2のトランスミッションゲートのNMOSゲートには上記第12のインバータの出力がそれぞれ接続され、
上記第1のNANDゲートの出力は、第17のインバータを介して第2のNANDゲートの1つの入力に接続され、
上記第2のNANDゲートの他の入力には、上記第14のインバータの出力が接続され、
上記第2のNANDゲートの出力は、第18のインバータの入力に接続され、
上記第18のインバータの出力は、ノーマルモード検出信号となるように構成することを特徴とする請求項5に記載のDRAMのリフレッシュコントロール回路。 - 上記第2のCBR検出器は、
上記/RAS信号を入力される第1のインバータと、
上記第1のインバータの出力を入力にする第2のインバータと、
上記/CAS信号を入力にする第3のインバータと、
上記第1のインバータの出力をPMOSトランジスタのゲートに受け、上記第2のインバータの出力をNMOSトランジスタのゲートに受け、上記第3のインバータの出力を入力にする第1のトランスミッションゲートと、
上記トランスミッションゲートの出力を受ける第4のインバータと、
上記第4のインバータと第5のインバータとからなるラッチと、
上記ラッチの出力と上記第2のインバータの出力とを入力にする第1の2入力NORゲートと、
を含んでなることを特徴とする請求項5に記載のDRAMのリフレッシュコントロール回路。 - 上記第2のROR検出器は、
上記/RAS信号は、第11のNANDゲートの1つの入力と、第11のNORゲートの1つの入力と、第14のNANDゲートの1つの入力と、第4の遅延線の入力とに接続され、
上記/CAS信号は、上記第11のNANDゲートの他の入力と、上記第11のNORゲートの他の入力とに接続され、
第12のNANDゲートは、上記第11のNANDゲートの出力を1つの入力にし、第1の遅延線の出力を他の入力にし、その出力は第2のトランジスタのゲートに接続され、
上記第2のトランジスタのドレインは上記第11のNORゲートの出力に、上記第2のトランジスタのソースは上記第1の遅延線の入力にそれぞれ接続され、
上記第1の遅延線の出力は、第21のインバータの入力と、上記第12のNANDゲートの他の入力とに接続され、
上記第21のインバータと第23のインバータとからラッチを構成し、
上記第21のインバータの出力は、第13のNANDゲートの1つの入力に直接入力され、同時に、第2の遅延線に入力され、上記第2の遅延線と、上記第2の遅延線と直列に接続された第3の遅延線とを経て、上記第13のNANDゲートの他の入力に接続され、
上記第13のNANDゲートの出力は、第12のNORゲートの1つの入力に接続され、
上記第4の遅延線の出力は、第22のインバータに接続され、上記第22のインバータの出力は、上記第14のNANDゲートの他の入力に接続され、
上記第14のNANDゲートの出力は、上記第12のNORゲートの他の入力に接続され、
上記第12のNORゲートの出力は、第2のROR検出器の出力になるように構成することを特徴とする請求項5に記載のDRAMのリフレッシュコントロール回路。 - CBRリフレッシュモードを検出してCBR信号を発生するCBR検出器と、
RORリフレッシュモードを検出してROR信号を発生するROR検出器と、
上記CBR検出器と上記ROR検出器とから上記CBR信号と上記ROR信号とを受けて計数し、DRAM内部のリフレッシュ用アドレスを発生するアドレスカウンタと、
/CAS信号および/RAS信号が特定信号配列状態になると上記アドレスカウンタ内のカウント値を予め定められた値にリセットするカウンタリセット回路と
を含んでなるDRAMのリフレッシュコントロール回路を用いてDRAMセルのデータリフレッシュ動作をコントロールする方法において、
(1)上記カウンタリセット回路が、連続して変化するDRAMのリフレッシュ方式を検出し、該リフレッシュ方式が特定の順序に変化する場合に、カウンタリセット信号を発生し、
(2)上記リセット信号が発生した場合には、アドレスカウンタ内のカウント値を予め定められた値にリセットし、その後リフレッシュ信号が検出される都度、アドレスカウンタの値を1づつ変化させ、
上記(1)において、特定の順序は、CBRリフレッシュモード、CBRリフレッシュモード、RORリフレッシュモードである
ことを特徴とするDRAMのリフレッシュコントロール方法。
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