KR930008837A - 뱅크 신호 제어회로 - Google Patents

Abstract

중앙처리장치 등과 같은 제어부로부터 인가되는 제어신호에 응답하여 롬 및 램등과 같은 메모리를 억세스하기 위한 출력 뱅크신호를 도출하는 제안된 회로는 상기 CPU의 제어 신호에 응답하여 제1 및 제2뱅크 신호를 생성하는 수단과, 상기 수단의 제1 및 제2뱅크 신호중 어느 하나를 상기 CPU의 제어신호에 포함된 어드레스에 따라 선택하여 상기 출력 뱅크 신호를 상기 메모리로 출력하는 선택 수단되어 있다.

본 발명에 따르면 롬 및 램의 뱅크를 통합적으로 제어하며, 출력 포트의 수를 줄일 수 있게 된다.

Description

뱅크 신호 제어 회로

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2도는 본 발명의 뱅크 신호 회로도.

Claims (5)

1. CPU(100)로부터 인가되는 제어신호에 응답하여 롬 및 램등과 같은 메모리를 억세스 하기 위한 출력 뱅크 신호를 도출시키는 회로에 있어서, 상기 CPU(100)의 제어 신호에 응답하여 제1 및 제2신호를 생성하는 수단과, 상기 수단의 제1 및 제2뱅크 신호중 어느 하나를 상기 CPU(100)의 제어 신호에 포함된 어드레스에 따라 선택하여 상기 출력 뱅크 신호를 상기 메모리로 출력하는 선택 수단으로 구성됨을 특징으로 하는 뱅크 신호 제어 회로.
2. 제1항에 있어서, 상기 제1 및 제2뱅크 신호 생성수단이 상기 CPU(100)의 상기 제어신호를 입력하여 로드신호 및 제1,2인에어블 신호를 출력하는 뱅크제어부(20)와, 상기 로드신호를 공통 입력하고 상기 제1,2인에어블 신호를 각기 입력하여 상기 제1 및 제2뱅크 신호를 래치 출력하는 제1,2래치(30,31)로 구성됨을 특징으로 하는 뱅크 신호 제어회로.
3. 제1항 또는 제2항에 있어서, 상기 선택수단이 상기 제1 및 제2뱅크 신호를 입력하여 선택단(S)으로 인가되는 상기 어드레스에 따라 상기 출력뱅크 신호를 출력하는 멀티플렉서(40)로 구성됨을 특징으로 하는 뱅크 신호 제어 회로.
4. 제1항에 있어서, 상기 제1뱅크 신호가 상기 메모리중 롬을 억세스하기 위한 신호임을 특징으로 하는 뱅크 신호 제어 회로.
5. 제1항에 있어서, 상기 선택수단의 어드레스가 상기 CPU(100)의 상위 어드레스임을 특징으로 하는 뱅크 신호회로.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.