JP2002358785A - バンクアドレス信号を利用する半導体メモリ素子のアドレス制御装置 - Google Patents
バンクアドレス信号を利用する半導体メモリ素子のアドレス制御装置Info
- Publication number
- JP2002358785A JP2002358785A JP2002103799A JP2002103799A JP2002358785A JP 2002358785 A JP2002358785 A JP 2002358785A JP 2002103799 A JP2002103799 A JP 2002103799A JP 2002103799 A JP2002103799 A JP 2002103799A JP 2002358785 A JP2002358785 A JP 2002358785A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- address
- bank
- address signal
- row
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/104—Embedded memory devices, e.g. memories with a processing device on the same die or ASIC memory designs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】メモリコンパイラを利用した２Ｍ〜６４Ｍとい
う範囲の半導体メモリ素子のメモリデザイン時間を短縮
することができる、バンクアドレス信号を利用するアド
レス制御装置を提供すること。 【解決手段】ローアドレス信号をバッファリングして出
力するローアドレスバッファ100、バンクアドレス信号
をバッファリングして出力するバンクアドレスバッファ
200、バッファリングされたバンクアドレス信号に応じ
て選択されたバンクを活性化させるバンク制御部400、
バンクアドレス信号を、付加ローアドレス信号に変換し
て出力するアドレス制御部500、及びローアドレスバッ
ファ100でバッファリングされたローアドレス信号と、
アドレス制御部500で変換された付加ローアドレス信号
とをプリデコーディングし、複合ローアドレス信号を出
力するロープリデコーダ300を装備する。
う範囲の半導体メモリ素子のメモリデザイン時間を短縮
することができる、バンクアドレス信号を利用するアド
レス制御装置を提供すること。 【解決手段】ローアドレス信号をバッファリングして出
力するローアドレスバッファ100、バンクアドレス信号
をバッファリングして出力するバンクアドレスバッファ
200、バッファリングされたバンクアドレス信号に応じ
て選択されたバンクを活性化させるバンク制御部400、
バンクアドレス信号を、付加ローアドレス信号に変換し
て出力するアドレス制御部500、及びローアドレスバッ
ファ100でバッファリングされたローアドレス信号と、
アドレス制御部500で変換された付加ローアドレス信号
とをプリデコーディングし、複合ローアドレス信号を出
力するロープリデコーダ300を装備する。
Description
【０００１】
【発明の属する技術分野】本発明は、バンクアドレス信
号を利用する半導体メモリ素子のアドレス制御装置に関
し、特に、ＭＭＬ（Merged Memory and Logic）型の半
導体メモリ素子において、メモリコンパイラを利用した
２Ｍ〜６４Ｍという範囲の多くの種類のＤＲＡＭのマク
ロセットを発生させることができ、メモリのデザインに
要する時間を短縮することができる、バンクアドレス信
号を利用する半導体メモリ素子のアドレス制御装置に関
する。
号を利用する半導体メモリ素子のアドレス制御装置に関
し、特に、ＭＭＬ（Merged Memory and Logic）型の半
導体メモリ素子において、メモリコンパイラを利用した
２Ｍ〜６４Ｍという範囲の多くの種類のＤＲＡＭのマク
ロセットを発生させることができ、メモリのデザインに
要する時間を短縮することができる、バンクアドレス信
号を利用する半導体メモリ素子のアドレス制御装置に関
する。
【０００２】
【従来の技術】一般に、ＤＲＡＭにおけるアドレスバッ
ファは、メモリのデータ格納位置を指定する情報である
アドレスが入力されるチャネルである。
ファは、メモリのデータ格納位置を指定する情報である
アドレスが入力されるチャネルである。
【０００３】このようなアドレスバッファに入力される
Ａ０〜Ａｎのアドレスビットは、それぞれ独立したバッ
ファとアドレスバスラインとを備えている。したがっ
て、それぞれ独立したバッファを介して入力されるアド
レスのビットは、内部クロックに同期してアドレスレジ
スタに格納される。
Ａ０〜Ａｎのアドレスビットは、それぞれ独立したバッ
ファとアドレスバスラインとを備えている。したがっ
て、それぞれ独立したバッファを介して入力されるアド
レスのビットは、内部クロックに同期してアドレスレジ
スタに格納される。
【０００４】一方、アドレスバッファにおいて、アドレ
スは通常ローアクティブ命令またはリード・ライト命令
と共に入力されるが、マルチプレクシングの場合、命令
の種類によってはローアドレスとなることもあり、カラ
ムアドレスになることもある。
スは通常ローアクティブ命令またはリード・ライト命令
と共に入力されるが、マルチプレクシングの場合、命令
の種類によってはローアドレスとなることもあり、カラ
ムアドレスになることもある。
【０００５】そして、デマルチプレクシングの場合に
は、アドレスは、ローアドレスとカラムアドレスをそれ
ぞれ有しており、ロー信号とカラム信号がアクティブの
ときに、ローアドレス及びカラムアドレスがアドレスバ
ッファに入力される。
は、アドレスは、ローアドレスとカラムアドレスをそれ
ぞれ有しており、ロー信号とカラム信号がアクティブの
ときに、ローアドレス及びカラムアドレスがアドレスバ
ッファに入力される。
【０００６】このとき、アドレスバッファに入力された
ローアドレスは、ローアドレスプリデコーダでプリデコ
ーディングされ、カラムアドレスはカラムアドレスプリ
デコーダでプリデコーディングされる。
ローアドレスは、ローアドレスプリデコーダでプリデコ
ーディングされ、カラムアドレスはカラムアドレスプリ
デコーダでプリデコーディングされる。
【０００７】図１は、半導体メモリ素子に用いられてい
る従来のデマルチプレクシングアドレス制御装置の構成
を示すブロック図である。
る従来のデマルチプレクシングアドレス制御装置の構成
を示すブロック図である。
【０００８】その構成は次のとおりである。従来のアド
レス制御装置は、前述のように、ローアドレスバッファ
１０とカラムアドレスバッファ３０とバンクアドレスバ
ッファ５０とが、相互に独立した経路を有している。
レス制御装置は、前述のように、ローアドレスバッファ
１０とカラムアドレスバッファ３０とバンクアドレスバ
ッファ５０とが、相互に独立した経路を有している。
【０００９】ローアドレスバッファ１０は、ローアドレ
ス信号ＲＡＮ＜０：１０＞を受信すると、信号ｒａ＜
０：１０＞及び／ｒａ＜０：１０＞をバッファリングし
て出力し、出力された信号はロープリデコーダ２０に伝
送されプリデコーディングされる。
ス信号ＲＡＮ＜０：１０＞を受信すると、信号ｒａ＜
０：１０＞及び／ｒａ＜０：１０＞をバッファリングし
て出力し、出力された信号はロープリデコーダ２０に伝
送されプリデコーディングされる。
【００１０】このとき、第１リフレッシュ制御部１５
は、クロック信号ＣＬＫを受信し、リフレッシュを制御
するための制御信号ｒｃｎｔ＜０：１０＞及び／ｒｃｎ
ｔ＜０：１０＞をロープリデコーダ２０に出力する。
は、クロック信号ＣＬＫを受信し、リフレッシュを制御
するための制御信号ｒｃｎｔ＜０：１０＞及び／ｒｃｎ
ｔ＜０：１０＞をロープリデコーダ２０に出力する。
【００１１】カラムアドレスバッファ３０は、ＣＡＮ＜
０：４＞のカラムアドレス信号を受信すると、信号ｃａ
＜０：４＞及び／ｃａ＜０：４＞をバッファリングして
出力し、出力された信号はカラムデコーダ４０に伝送さ
れ、デコーディングされる。
０：４＞のカラムアドレス信号を受信すると、信号ｃａ
＜０：４＞及び／ｃａ＜０：４＞をバッファリングして
出力し、出力された信号はカラムデコーダ４０に伝送さ
れ、デコーディングされる。
【００１２】バンクアドレスバッファ５０は、バンクア
ドレス信号ＢＡＮ＜０：１＞を受信すると、信号ｂａ＜
０：１＞及び／ｂａ＜０：１＞をバッファリングして出
力し、出力された信号はバンク制御部６０に伝送され
る。ここで、バンクアドレス信号は、ＤＲＡＭのマルチ
バンクの内、選択されたバンクを活性化する役割を果た
す。
ドレス信号ＢＡＮ＜０：１＞を受信すると、信号ｂａ＜
０：１＞及び／ｂａ＜０：１＞をバッファリングして出
力し、出力された信号はバンク制御部６０に伝送され
る。ここで、バンクアドレス信号は、ＤＲＡＭのマルチ
バンクの内、選択されたバンクを活性化する役割を果た
す。
【００１３】ところが、前述の従来のアドレス制御装置
では、ローアドレスバッファ１０、カラムアドレスバッ
ファ３０及びバンクアドレスバッファ５０がそれぞれ独
立した経路を持っており、それぞれの経路を介して受信
したアドレスをバッファリングする。そのため、ＤＲＡ
Ｍのマクロセットを発生させる場合に、デザインに要す
る時間が長く、ターンアラウンド時間内にデザインを終
えることができなくなるという問題が生じる。
では、ローアドレスバッファ１０、カラムアドレスバッ
ファ３０及びバンクアドレスバッファ５０がそれぞれ独
立した経路を持っており、それぞれの経路を介して受信
したアドレスをバッファリングする。そのため、ＤＲＡ
Ｍのマクロセットを発生させる場合に、デザインに要す
る時間が長く、ターンアラウンド時間内にデザインを終
えることができなくなるという問題が生じる。
【００１４】すなわち、アドレスバッファが、それぞれ
の独立した経路を介して受信したアドレスを個々にバッ
ファリングするので、デザインに要する時間が長くな
る。そのために、２Ｍ〜６４Ｍという範囲の多くの種類
の半導体メモリ素子のメモリを短時間にデザインできな
いという問題点がある。
の独立した経路を介して受信したアドレスを個々にバッ
ファリングするので、デザインに要する時間が長くな
る。そのために、２Ｍ〜６４Ｍという範囲の多くの種類
の半導体メモリ素子のメモリを短時間にデザインできな
いという問題点がある。
【００１５】
【発明が解決しようとする課題】本発明は、前記のよう
な問題点を解決するためになされたものであり、２Ｍ〜
６４Ｍという多くの種類のＤＲＡＭのデザインに要する
時間を短縮することができる、バンクアドレス信号を利
用する半導体メモリ素子のアドレス制御装置を提供する
ことを目的としている。
な問題点を解決するためになされたものであり、２Ｍ〜
６４Ｍという多くの種類のＤＲＡＭのデザインに要する
時間を短縮することができる、バンクアドレス信号を利
用する半導体メモリ素子のアドレス制御装置を提供する
ことを目的としている。
【００１６】
【課題を解決するための手段】本発明に係るバンクアド
レス信号を利用する半導体メモリ素子のアドレス制御装
置は、ローアドレス信号をバッファリングして出力する
ローアドレスバッファ、バンクアドレス信号をバッファ
リングして出力するバンクアドレスバッファ、該バンク
アドレスバッファでバッファリングされたバンクアドレ
ス信号に応じて選択されたバンクを活性化させるバンク
制御部、前記バンクアドレスバッファでバッファリング
された前記バンクアドレス信号を、付加ローアドレス信
号に変換して出力するアドレス制御部、及び前記ローア
ドレスバッファでバッファリングされたローアドレス信
号と、前記アドレス制御部で変換された前記付加ローア
ドレス信号とをプリデコーディングし、複合ローアドレ
ス信号を出力するロープリデコーダを備えることを特徴
とする。
レス信号を利用する半導体メモリ素子のアドレス制御装
置は、ローアドレス信号をバッファリングして出力する
ローアドレスバッファ、バンクアドレス信号をバッファ
リングして出力するバンクアドレスバッファ、該バンク
アドレスバッファでバッファリングされたバンクアドレ
ス信号に応じて選択されたバンクを活性化させるバンク
制御部、前記バンクアドレスバッファでバッファリング
された前記バンクアドレス信号を、付加ローアドレス信
号に変換して出力するアドレス制御部、及び前記ローア
ドレスバッファでバッファリングされたローアドレス信
号と、前記アドレス制御部で変換された前記付加ローア
ドレス信号とをプリデコーディングし、複合ローアドレ
ス信号を出力するロープリデコーダを備えることを特徴
とする。
【００１７】通常、コンパイラ構造を持つＤＲＡＭのメ
モリ容量及びバンク構成は、バンクアドレス信号とロー
アドレス信号の使用の可否によって変わる。
モリ容量及びバンク構成は、バンクアドレス信号とロー
アドレス信号の使用の可否によって変わる。
【００１８】本発明に係るアドレス制御装置では、ロー
アドレス＜０：１０＞を固定した後、２Ｍ〜６４Ｍとい
う範囲の多くの種類のメモリ素子）を発生させるため
に、バンクアドレス信号をローアドレス信号として用い
る。具体的には、マルチバンクではバンク数に応じてバ
ンクアドレス信号ＢＡＮ＜０：１＞を用い、シングルバ
ンク又は特定のメモリ素子ではローアドレス信号とバン
クアドレス信号を併用する。
アドレス＜０：１０＞を固定した後、２Ｍ〜６４Ｍとい
う範囲の多くの種類のメモリ素子）を発生させるため
に、バンクアドレス信号をローアドレス信号として用い
る。具体的には、マルチバンクではバンク数に応じてバ
ンクアドレス信号ＢＡＮ＜０：１＞を用い、シングルバ
ンク又は特定のメモリ素子ではローアドレス信号とバン
クアドレス信号を併用する。
【００１９】
【発明の実施の形態】以下、図面を参照し、本発明の実
施の形態に係るバンクアドレス信号を利用する半導体メ
モリ素子のアドレス制御装置について、詳しく説明す
る。
施の形態に係るバンクアドレス信号を利用する半導体メ
モリ素子のアドレス制御装置について、詳しく説明す
る。
【００２０】図２は、本発明の実施の形態に係るバンク
アドレス信号を利用する半導体メモリ素子のアドレス制
御装置の構成を示すブロック図である。図２に示されて
いるように、本実施の形態に係るマクロセットを発生さ
せるための半導体メモリ素子のアドレス制御装置は、図
１に示した従来のアドレス制御装置の構成に比べて、カ
ラムアドレスバッファ３０が除かれ、アドレス制御部５
００が追加されている。さらに、アドレス制御部５００
に備えられたバンクアドレスラッチ５１０及び第２リフ
レッシュ制御部５２０が、ロープリデコーダ３００を共
用するように構成されている。
アドレス信号を利用する半導体メモリ素子のアドレス制
御装置の構成を示すブロック図である。図２に示されて
いるように、本実施の形態に係るマクロセットを発生さ
せるための半導体メモリ素子のアドレス制御装置は、図
１に示した従来のアドレス制御装置の構成に比べて、カ
ラムアドレスバッファ３０が除かれ、アドレス制御部５
００が追加されている。さらに、アドレス制御部５００
に備えられたバンクアドレスラッチ５１０及び第２リフ
レッシュ制御部５２０が、ロープリデコーダ３００を共
用するように構成されている。
【００２１】図２に示されているように、ローアドレス
バッファ１００は、ローアドレス信号ＲＡＮ＜０：１０
＞を受信してバッファリングし、信号ｒａ＜０：１０＞
及び／ｒａ＜０：１０＞をロープリデコーダ３００に出
力する。
バッファ１００は、ローアドレス信号ＲＡＮ＜０：１０
＞を受信してバッファリングし、信号ｒａ＜０：１０＞
及び／ｒａ＜０：１０＞をロープリデコーダ３００に出
力する。
【００２２】第１リフレッシュ制御部２５０は、クロッ
ク信号ＣＬＫ及び／ＣＬＫを受信し、信号ｒｃｎｔ＜
０：１０＞及び／ｒｃｎｔ＜０：１０＞をロープリデコ
ーダ３００に出力する。ロープリデコーダ３００に伝送
された信号ｒｃｎｔ＜０：１０＞及び／ｒｃｎｔ＜０：
１０＞は、ローアドレスバッファ１００を介してロープ
リデコーダ３００に伝送された信号ｒａ＜０：１０＞及
び／ｒａ＜０：１０＞をリフレッシュする。
ク信号ＣＬＫ及び／ＣＬＫを受信し、信号ｒｃｎｔ＜
０：１０＞及び／ｒｃｎｔ＜０：１０＞をロープリデコ
ーダ３００に出力する。ロープリデコーダ３００に伝送
された信号ｒｃｎｔ＜０：１０＞及び／ｒｃｎｔ＜０：
１０＞は、ローアドレスバッファ１００を介してロープ
リデコーダ３００に伝送された信号ｒａ＜０：１０＞及
び／ｒａ＜０：１０＞をリフレッシュする。
【００２３】そして、バンクアドレスバッファ２００
は、バンクアドレス信号ＢＡＮ＜０：１＞を受信してバ
ッファリングし、信号ｂａ＜０：１＞及び／ｂａ＜０：
１＞をバンク制御部４００に出力する。ここで、バンク
アドレス信号（ＢＡ０〜ＢＡ１）は、ＤＲＡＭのマルチ
バンクの内、どのバンクを活性化させるかを選択するア
ドレス信号である。
は、バンクアドレス信号ＢＡＮ＜０：１＞を受信してバ
ッファリングし、信号ｂａ＜０：１＞及び／ｂａ＜０：
１＞をバンク制御部４００に出力する。ここで、バンク
アドレス信号（ＢＡ０〜ＢＡ１）は、ＤＲＡＭのマルチ
バンクの内、どのバンクを活性化させるかを選択するア
ドレス信号である。
【００２４】バンク制御部４００は、バンクアドレスバ
ッファ２００から信号ｂａ＜０：１＞及び／ｂａ＜０：
１＞を受信し、選択されたバンクを活性化させるための
信号及びプリチャージ信号を出力する。
ッファ２００から信号ｂａ＜０：１＞及び／ｂａ＜０：
１＞を受信し、選択されたバンクを活性化させるための
信号及びプリチャージ信号を出力する。
【００２５】本実施の形態に係るバンクアドレス信号を
利用する半導体メモリ素子のアドレス制御装置では、レ
イアウトと構成を考慮して、従来用いられているバンク
アドレス信号を、バンクの構成に応じてローアドレス信
号としても利用する。したがって、従来のバンクアドレ
ス信号を、付加ローアドレス信号ＲＡＮ＜１１：１２＞
にも用いることができるようにするために、バンクアド
レスバッファ２００を介して出力されるバンクアドレス
信号をラッチする、バンクアドレスラッチ５１０を用い
る。
利用する半導体メモリ素子のアドレス制御装置では、レ
イアウトと構成を考慮して、従来用いられているバンク
アドレス信号を、バンクの構成に応じてローアドレス信
号としても利用する。したがって、従来のバンクアドレ
ス信号を、付加ローアドレス信号ＲＡＮ＜１１：１２＞
にも用いることができるようにするために、バンクアド
レスバッファ２００を介して出力されるバンクアドレス
信号をラッチする、バンクアドレスラッチ５１０を用い
る。
【００２６】例えば、Ａ０〜Ａ１２のローアドレス信号
を受信し、バンクアドレス信号とローアドレス信号の両
方を用いる場合には、Ａ０〜Ａ１０までのアドレスには
ローアドレス信号を用い、残りのＡ１１とＡ１２の付加
ローアドレス信号にはバンクアドレス信号を用いる。
を受信し、バンクアドレス信号とローアドレス信号の両
方を用いる場合には、Ａ０〜Ａ１０までのアドレスには
ローアドレス信号を用い、残りのＡ１１とＡ１２の付加
ローアドレス信号にはバンクアドレス信号を用いる。
【００２７】すなわち、ローアドレス信号ＲＡＮ＜０：
１０＞は、ローアドレスバッファ１００を介してロープ
リデコーダ３００に伝送され、残るＡ１１とＡ１２の付
加ローアドレス信号は、バンクアドレスバッファ２００
を介してロープリデコーダ３００に伝送される。
１０＞は、ローアドレスバッファ１００を介してロープ
リデコーダ３００に伝送され、残るＡ１１とＡ１２の付
加ローアドレス信号は、バンクアドレスバッファ２００
を介してロープリデコーダ３００に伝送される。
【００２８】このように、バンクアドレス信号ＢＡＮ＜
０：１＞が付加ローアドレス信号として用いられるの
で、バンクアドレスバッファ２００から出力された信号
ｂａ＜０：１＞及び／ｂａ＜０：１＞は、アドレス制御
部５００内のバンクアドレスラッチ５１０に伝送され
る。バンクアドレスラッチ５１０は、伝送されたバンク
アドレス信号をラッチし、付加ローアドレス信号ｒａ＜
１１：１２＞及び／ｒａ＜１１：１２＞を生成する。
０：１＞が付加ローアドレス信号として用いられるの
で、バンクアドレスバッファ２００から出力された信号
ｂａ＜０：１＞及び／ｂａ＜０：１＞は、アドレス制御
部５００内のバンクアドレスラッチ５１０に伝送され
る。バンクアドレスラッチ５１０は、伝送されたバンク
アドレス信号をラッチし、付加ローアドレス信号ｒａ＜
１１：１２＞及び／ｒａ＜１１：１２＞を生成する。
【００２９】このように生成された付加ローアドレス信
号ｒａ＜１１：１２＞及び／ｒａ＜１１：１２＞は、ロ
ープリデコーダ３００に伝送され、デコーディングされ
る。
号ｒａ＜１１：１２＞及び／ｒａ＜１１：１２＞は、ロ
ープリデコーダ３００に伝送され、デコーディングされ
る。
【００３０】一方、アドレス制御部５００内の第２リフ
レッシュ制御部５２０は、クロック信号ＣＬＫ及び／Ｃ
ＬＫを受信し、バンクアドレスラッチ５１０を介してロ
ープリデコーダ３００に伝送された信号ｒａ＜１１：１
２＞及び／ｒａ＜１１：１２＞をリフレッシュするた
め、信号ｒｃｎｔ＜１１：１２＞及び／ｒｃｎｔ＜１
１：１２＞をロープリデコーダ３００に出力する。ロー
プリデコーダ３００は、受信した信号ｒａ＜０：１２＞
及び／ｒａ＜０：１２＞をプリデコーディングし、複合
ローアドレス信号ａｘｂｃ＜０：３＞を出力する。
レッシュ制御部５２０は、クロック信号ＣＬＫ及び／Ｃ
ＬＫを受信し、バンクアドレスラッチ５１０を介してロ
ープリデコーダ３００に伝送された信号ｒａ＜１１：１
２＞及び／ｒａ＜１１：１２＞をリフレッシュするた
め、信号ｒｃｎｔ＜１１：１２＞及び／ｒｃｎｔ＜１
１：１２＞をロープリデコーダ３００に出力する。ロー
プリデコーダ３００は、受信した信号ｒａ＜０：１２＞
及び／ｒａ＜０：１２＞をプリデコーディングし、複合
ローアドレス信号ａｘｂｃ＜０：３＞を出力する。
【００３１】このように、本実施の形態に係るアドレス
制御装置におけるバンクアドレスバッファ２００は、メ
モリコンパイラタイリングを行うための基本メモリブロ
ック単位以下のビルディングブロックを選択する役割を
果たすことになる。
制御装置におけるバンクアドレスバッファ２００は、メ
モリコンパイラタイリングを行うための基本メモリブロ
ック単位以下のビルディングブロックを選択する役割を
果たすことになる。
【００３２】したがって、従来のＰＸ選択、メモリコア
セルブロック選択に用いられるファースト信号ＲＡＮ＜
０：１＞、ＲＡＮ＜９：１０＞を、バンクアドレスラッ
チ５１０のファースト制御信号として用いることにな
る。
セルブロック選択に用いられるファースト信号ＲＡＮ＜
０：１＞、ＲＡＮ＜９：１０＞を、バンクアドレスラッ
チ５１０のファースト制御信号として用いることにな
る。
【００３３】本実施の形態に係るアドレス制御装置で
は、メモリコンパイラの４Ｍコアセルのビルディングブ
ロックをタイリングする場合、バンクアドレスバッファ
２００を利用してローアドレス信号を生成することによ
り、ビルディングブロックを選択する。ただし、２Ｍコ
アセルのビルディングブロックをタイリングする場合に
は、３つのバンクアドレス信号ＢＡＮ＜０：２＞に対
し、それぞれバンクアドレスラッチ５１０が追加され
る。
は、メモリコンパイラの４Ｍコアセルのビルディングブ
ロックをタイリングする場合、バンクアドレスバッファ
２００を利用してローアドレス信号を生成することによ
り、ビルディングブロックを選択する。ただし、２Ｍコ
アセルのビルディングブロックをタイリングする場合に
は、３つのバンクアドレス信号ＢＡＮ＜０：２＞に対
し、それぞれバンクアドレスラッチ５１０が追加され
る。
【００３４】図３は、本実施の形態に係るバンクアドレ
ス信号を利用した半導体メモリ素子に用いられるバンク
アドレスラッチを示す回路図である。
ス信号を利用した半導体メモリ素子に用いられるバンク
アドレスラッチを示す回路図である。
【００３５】バンクアドレスラッチ５１０は、フリップ
フロップ部５１３及び遅延部５１４で構成されている。
フリップフロップ部５１３は、バンクアドレスバッファ
２００から、バッファリングされたバンクアドレス信号
ｂａ＜０：１＞及び／ｂａ＜０：１＞を受信し、それぞ
れの信号は、第１ＯＲゲート５１１、第２ＯＲゲート５
１２への入力信号となる。
フロップ部５１３及び遅延部５１４で構成されている。
フリップフロップ部５１３は、バンクアドレスバッファ
２００から、バッファリングされたバンクアドレス信号
ｂａ＜０：１＞及び／ｂａ＜０：１＞を受信し、それぞ
れの信号は、第１ＯＲゲート５１１、第２ＯＲゲート５
１２への入力信号となる。
【００３６】ここで、第１ＯＲゲート５１１からの出力
信号は第２ＯＲゲート５１２の入力信号となり、第２Ｏ
Ｒゲート５１２からの出力信号は第１ＯＲゲート５１１
の入力信号となる。そして、フリップフロップ部５１３
では、上記のバッファリングされたバンクアドレス信号
ｂａ＜０：１＞及び／ｂａ＜０：１＞が論理演算され、
フリップフロップ部５１３から、付加ローアドレス信号
ｒａ＜１１：１２＞及び／ｒａ＜１１：１２＞が出力さ
れる。
信号は第２ＯＲゲート５１２の入力信号となり、第２Ｏ
Ｒゲート５１２からの出力信号は第１ＯＲゲート５１１
の入力信号となる。そして、フリップフロップ部５１３
では、上記のバッファリングされたバンクアドレス信号
ｂａ＜０：１＞及び／ｂａ＜０：１＞が論理演算され、
フリップフロップ部５１３から、付加ローアドレス信号
ｒａ＜１１：１２＞及び／ｒａ＜１１：１２＞が出力さ
れる。
【００３７】出力された付加ローアドレス信号は、それ
ぞれ遅延部５１４の非反転インバータ（ＩＶ１、ＩＶ
２、及びＩＶ３、ＩＶ４）に伝送される。そして、遅延
部５１４は、信号を遅延させた後、遅延した付加ローア
ドレス信号ｒａ＜１１：１２＞及び／ｒａ＜１１：１２
＞を出力する。
ぞれ遅延部５１４の非反転インバータ（ＩＶ１、ＩＶ
２、及びＩＶ３、ＩＶ４）に伝送される。そして、遅延
部５１４は、信号を遅延させた後、遅延した付加ローア
ドレス信号ｒａ＜１１：１２＞及び／ｒａ＜１１：１２
＞を出力する。
【００３８】上述のように、外部からのアドレス信号Ｂ
ＡＮ＜０：１＞がバンクアドレス信号のときには、信号
ｂａ＜０：１＞、／ｂａ＜０：１＞が用いられ、外部か
らのアドレス信号ＢＡＮ＜０：２＞がバンクアドレス信
号のときには、信号ｂａ＜０：２＞、／ｂａ＜０：２＞
が用いられる。ただし、２バンクのメモリ素子をデザイ
ンする場合には、ＢＡＮ＜０＞はバンクアドレス信号、
ＢＡＮ＜１＞は付加ローアドレス信号として用いられ
る。
ＡＮ＜０：１＞がバンクアドレス信号のときには、信号
ｂａ＜０：１＞、／ｂａ＜０：１＞が用いられ、外部か
らのアドレス信号ＢＡＮ＜０：２＞がバンクアドレス信
号のときには、信号ｂａ＜０：２＞、／ｂａ＜０：２＞
が用いられる。ただし、２バンクのメモリ素子をデザイ
ンする場合には、ＢＡＮ＜０＞はバンクアドレス信号、
ＢＡＮ＜１＞は付加ローアドレス信号として用いられ
る。
【００３９】それに対して、シングルバンクのメモリ素
子の場合には、ＢＡＮ＜０：１＞が全て付加ローアドレ
ス信号として用いられ、４Ｍコアのセルビルディングブ
ロックが選択される場合には、ＢＡＮ＜０：１＞が付加
ローアドレス信号ｒａ＜１１：１２＞、／ｒａ＜１１：
１２＞として用いられる。
子の場合には、ＢＡＮ＜０：１＞が全て付加ローアドレ
ス信号として用いられ、４Ｍコアのセルビルディングブ
ロックが選択される場合には、ＢＡＮ＜０：１＞が付加
ローアドレス信号ｒａ＜１１：１２＞、／ｒａ＜１１：
１２＞として用いられる。
【００４０】図４は、本実施の形態に係る半導体メモリ
素子のアドレス制御装置に用いられるロープリデコーダ
を示す詳細な回路図であり、メモリコンパイラのタイリ
ングユニットのビルディングブロックを選択（２Ｍ／４
Ｍ）するためのロープリデコーダ３００を示す回路図で
ある。
素子のアドレス制御装置に用いられるロープリデコーダ
を示す詳細な回路図であり、メモリコンパイラのタイリ
ングユニットのビルディングブロックを選択（２Ｍ／４
Ｍ）するためのロープリデコーダ３００を示す回路図で
ある。
【００４１】ロープリデコーダ３００は、ローアクティ
ブ命令信号によりバッファリングされたローアドレス信
号と、付加ローアドレス信号とをプリデコーディングし
て出力するデコーディング部３０１、リフレッシュ命令
信号によりローアドレスバッファから伝送されるリフレ
ッシュ信号と、アドレス制御部５００から伝送されるリ
フレッシュ信号とをプリデコーディングして出力するリ
フレッシュ部３０２、ローアクティブ命令信号とリフレ
ッシュ命令信号により、デコーディング部３０１とリフ
レッシュ部３０２の出力を選択的に制御する制御部３０
３、制御部３０３の命令信号に応じてプリデコーディン
グされた信号をラッチして出力する駆動部３０４、及び
駆動部３０４の出力信号を論理演算し、複合ローアドレ
ス信号を出力する論理演算部３０５を備えている。
ブ命令信号によりバッファリングされたローアドレス信
号と、付加ローアドレス信号とをプリデコーディングし
て出力するデコーディング部３０１、リフレッシュ命令
信号によりローアドレスバッファから伝送されるリフレ
ッシュ信号と、アドレス制御部５００から伝送されるリ
フレッシュ信号とをプリデコーディングして出力するリ
フレッシュ部３０２、ローアクティブ命令信号とリフレ
ッシュ命令信号により、デコーディング部３０１とリフ
レッシュ部３０２の出力を選択的に制御する制御部３０
３、制御部３０３の命令信号に応じてプリデコーディン
グされた信号をラッチして出力する駆動部３０４、及び
駆動部３０４の出力信号を論理演算し、複合ローアドレ
ス信号を出力する論理演算部３０５を備えている。
【００４２】デコーディング部３０１は、直列に接続さ
れたｎＭＯＳトランジスタ（スイッチング素子とも呼
ぶ）Ｎ１、Ｎ２及びＮ３と、これらのｎＭＯＳトランジ
スタと並列に接続されたｎＭＯＳトランジスタＮ４とで
構成されている。なお、図４に示した例の場合には、ｎ
ＭＯＳトランジスタＮ２及びＮ３と、ｎＭＯＳトランジ
スタＮ４とが並列に接続されている。
れたｎＭＯＳトランジスタ（スイッチング素子とも呼
ぶ）Ｎ１、Ｎ２及びＮ３と、これらのｎＭＯＳトランジ
スタと並列に接続されたｎＭＯＳトランジスタＮ４とで
構成されている。なお、図４に示した例の場合には、ｎ
ＭＯＳトランジスタＮ２及びＮ３と、ｎＭＯＳトランジ
スタＮ４とが並列に接続されている。
【００４３】そして、ｎＭＯＳトランジスタＮ１、Ｎ２
及びＮ３のそれぞれのゲート端子には、ローアクティブ
命令信号ｒｏｗａｔｖ、ローアドレスバッファ１００及
びバンクアドレスバッファ２００から出力されたローア
ドレス信号ｒａ＜０：１２＞及び／ｒａ＜０：１２＞
が、それぞれ入力される。また、ｎＭＯＳトランジスタ
Ｎ４のゲート端子には、ウェーハバーンイン信号Ｗｂｉ
が入力される。
及びＮ３のそれぞれのゲート端子には、ローアクティブ
命令信号ｒｏｗａｔｖ、ローアドレスバッファ１００及
びバンクアドレスバッファ２００から出力されたローア
ドレス信号ｒａ＜０：１２＞及び／ｒａ＜０：１２＞
が、それぞれ入力される。また、ｎＭＯＳトランジスタ
Ｎ４のゲート端子には、ウェーハバーンイン信号Ｗｂｉ
が入力される。
【００４４】リフレッシュ部３０２は、デコーディング
部３０１と並列に接続さており、ｎＭＯＳトランジスタ
Ｎ１と並列に接続されたｎＭＯＳトランジスタＮ５を備
え、そのゲート端子には、リフレッシュ命令信号ｉｎｔ
ｘａｔが入力される。
部３０１と並列に接続さており、ｎＭＯＳトランジスタ
Ｎ１と並列に接続されたｎＭＯＳトランジスタＮ５を備
え、そのゲート端子には、リフレッシュ命令信号ｉｎｔ
ｘａｔが入力される。
【００４５】なお、リフレッシュ部３０２では、ｎＭＯ
ＳトランジスタＮ５と接地電圧端との間に、ｎＭＯＳト
ランジスタＮ６とＮ７が直列に接続されており、それら
のゲート端子には、それぞれ第１リフレッシュ制御部２
５０、第２リフレッシュ制御部５２０から出力されるリ
フレッシュ信号ｒｃｎｔ＜０：１２＞、／ｒｃｎｔ＜
０：１２＞が入力される。
ＳトランジスタＮ５と接地電圧端との間に、ｎＭＯＳト
ランジスタＮ６とＮ７が直列に接続されており、それら
のゲート端子には、それぞれ第１リフレッシュ制御部２
５０、第２リフレッシュ制御部５２０から出力されるリ
フレッシュ信号ｒｃｎｔ＜０：１２＞、／ｒｃｎｔ＜
０：１２＞が入力される。
【００４６】さらに、制御部３０３は、電源電圧端とｎ
ＭＯＳトランジスタＮ１及びｎＭＯＳトランジスタＮ５
の共通ドレイン端子との間に直列接続されたｐＭＯＳト
ランジスタ（スイッチング素子とも呼ぶ）Ｐ１及びＰ２
を備え、このｐＭＯＳトランジスタＰ１、Ｐ２のゲート
端子には、それぞれリフレッシュ命令信号ｉｎｔ ｘａ
ｔとローアクティブ命令信号Ｒｏｗａｔｖが入力され
る。このｐＭＯＳトランジスタは、デコーディング部３
０１及びリフレッシュ部３０２の出力を選択する制御機
能を持っている。
ＭＯＳトランジスタＮ１及びｎＭＯＳトランジスタＮ５
の共通ドレイン端子との間に直列接続されたｐＭＯＳト
ランジスタ（スイッチング素子とも呼ぶ）Ｐ１及びＰ２
を備え、このｐＭＯＳトランジスタＰ１、Ｐ２のゲート
端子には、それぞれリフレッシュ命令信号ｉｎｔ ｘａ
ｔとローアクティブ命令信号Ｒｏｗａｔｖが入力され
る。このｐＭＯＳトランジスタは、デコーディング部３
０１及びリフレッシュ部３０２の出力を選択する制御機
能を持っている。
【００４７】さらに、駆動部３０４は、ｎＭＯＳトラン
ジスタＮ１とＮ５の共通ドレイン端子に接続されたイン
バータＩＶ５を備え、このインバータＩＶ５の出力端子
を介して、論理演算部３０５へプリデコーディング信号
ａｘｍ＜０：１２＞を出力する。ここで、インバータＩ
Ｖ５の両端には、ｐＭＯＳトランジスタＰ３のドレイン
端子、ゲート端子がそれぞれ接続されている。
ジスタＮ１とＮ５の共通ドレイン端子に接続されたイン
バータＩＶ５を備え、このインバータＩＶ５の出力端子
を介して、論理演算部３０５へプリデコーディング信号
ａｘｍ＜０：１２＞を出力する。ここで、インバータＩ
Ｖ５の両端には、ｐＭＯＳトランジスタＰ３のドレイン
端子、ゲート端子がそれぞれ接続されている。
【００４８】駆動部３０４を介して出力されたプリデコ
ーディング信号ａｘｍ＜０：１２＞は、論理演算部３０
５に伝送され、複合ローアドレス信号ａｘｂｃ＜０：３
＞として出力される。
ーディング信号ａｘｍ＜０：１２＞は、論理演算部３０
５に伝送され、複合ローアドレス信号ａｘｂｃ＜０：３
＞として出力される。
【００４９】ここで、ノーマルオペレーションのブロッ
クが選択された場合には、デコーディング部３０１で直
列に接続されているｎＭＯＳトランジスタＮ１、Ｎ２、
Ｎ３により、ｒａ＜０：１２＞、／ｒａ＜０：１２＞及
びローアクティブ命令信号ｒｏｗａｔｖの順に接続され
るようにし、動作時に電荷配分効果が最小になるように
する。
クが選択された場合には、デコーディング部３０１で直
列に接続されているｎＭＯＳトランジスタＮ１、Ｎ２、
Ｎ３により、ｒａ＜０：１２＞、／ｒａ＜０：１２＞及
びローアクティブ命令信号ｒｏｗａｔｖの順に接続され
るようにし、動作時に電荷配分効果が最小になるように
する。
【００５０】さらに、ウェーハバーンインモード時に
は、全てのブロックを活性化させるために、ｎＭＯＳト
ランジスタＮ４を並列に配置する。
は、全てのブロックを活性化させるために、ｎＭＯＳト
ランジスタＮ４を並列に配置する。
【００５１】
【発明の効果】前述のように、本発明に係るバンクアド
レス信号を利用する半導体素子のアドレス制御装置は、
２Ｍ〜６４Ｍという範囲のエンベッデッドＤＲＡＭのマ
クロセットをフレキシブルに発生させることができ、メ
モリコンパイラを利用したメモリのデザインに要する時
間を短縮することができる。
レス信号を利用する半導体素子のアドレス制御装置は、
２Ｍ〜６４Ｍという範囲のエンベッデッドＤＲＡＭのマ
クロセットをフレキシブルに発生させることができ、メ
モリコンパイラを利用したメモリのデザインに要する時
間を短縮することができる。
【００５２】すなわち、本発明に係るアドレス制御装置
によれば、コンパイラを利用したＤＲＡＭに最適なレイ
アウトの決定及び最少限の回路変更により、従来のバン
クアドレス信号と、バンク構成に応じたローアドレス信
号を併用することができるため、メモリのデザインに要
する時間を著しく短縮することができるという優れた効
果を有する。
によれば、コンパイラを利用したＤＲＡＭに最適なレイ
アウトの決定及び最少限の回路変更により、従来のバン
クアドレス信号と、バンク構成に応じたローアドレス信
号を併用することができるため、メモリのデザインに要
する時間を著しく短縮することができるという優れた効
果を有する。
【図１】半導体メモリ素子に用いられている従来のデマ
ルチプレクシングアドレス制御装置の構成を示すブロッ
ク図である。
ルチプレクシングアドレス制御装置の構成を示すブロッ
ク図である。
【図２】本発明の実施の形態に係るバンクアドレス信号
を利用する半導体メモリ素子のアドレス制御装置を示す
ブロック図である。
を利用する半導体メモリ素子のアドレス制御装置を示す
ブロック図である。
【図３】本実施の形態に係るバンクアドレス信号を利用
する半導体メモリ素子のアドレス制御装置に用いられる
バンクアドレスラッチを示す詳細な回路図である。
する半導体メモリ素子のアドレス制御装置に用いられる
バンクアドレスラッチを示す詳細な回路図である。
【図４】本実施の形態に係るバンクアドレス信号を利用
する半導体メモリ素子のアドレス制御装置に用いられる
ロープリデコーダを示す詳細な回路図である。
する半導体メモリ素子のアドレス制御装置に用いられる
ロープリデコーダを示す詳細な回路図である。
１００ ローアドレスバッファ ２００ バンクアドレスバッファ ２５０ 第１リフレッシュ制御部 ３００ ロープリデコーダ ４００ バンク制御部 ５００ アドレス制御部
Claims (10)
- 【請求項１】ローアドレス信号をバッファリングして出
力するローアドレスバッファ、 バンクアドレス信号をバッファリングして出力するバン
クアドレスバッファ、 該バンクアドレスバッファで、バッファリングされたバ
ンクアドレス信号に応じて選択されたバンクを活性化さ
せるバンク制御部、 前記バンクアドレスバッファで、前記バッファリングさ
れたバンクアドレス信号を、付加ローアドレス信号に変
換して出力するアドレス制御部、及び前記ローアドレス
バッファで前記バッファリングされたローアドレス信号
と、前記アドレス制御部で変換された前記付加ローアド
レス信号とをプリデコーディングし、複合ローアドレス
信号を出力するロープリデコーダを備えることを特徴と
するバンクアドレス信号を利用する半導体メモリ素子の
アドレス制御装置。 - 【請求項２】前記アドレス制御部が、 前記バンクアドレスバッファで前記バッファリングされ
たバンクアドレス信号をラッチし、前記付加ローアドレ
ス信号を出力するバンクアドレスラッチを備えることを
特徴とする請求項１に記載のバンクアドレス信号を利用
する半導体メモリ素子のアドレス制御装置。 - 【請求項３】前記アドレス制御部が、 前記バンクアドレスラッチで変換された前記付加ローア
ドレス信号のリフレッシュを制御するための制御信号を
出力するリフレッシュ制御部をさらに備えることを特徴
とする請求項２に記載のバンクアドレス信号を利用する
半導体メモリ素子のアドレス制御装置。 - 【請求項４】前記ロープリデコーダが、 ローアクティブ命令信号により前記バッファリングされ
たローアドレス信号と、前記付加ローアドレス信号とを
プリデコーディングして出力するデコーディング部、 リフレッシュ命令信号により前記ローアドレスバッファ
から伝送されるリフレッシュ信号と、前記アドレス制御
部から伝送されるリフレッシュ信号とをプリデコーディ
ングして出力するリフレッシュ部、 前記ローアクティブ命令信号と前記リフレッシュ命令信
号により、前記デコーディング部とリフレッシュ部の出
力を選択的に制御する制御部、 該制御部の命令信号に応じて前記プリデコーディングさ
れた信号をラッチして出力する駆動部、及び該駆動部の
出力信号を論理演算し、前記複合ローアドレス信号を出
力する論理演算部を備えることを特徴とする請求項１に
記載のバンクアドレス信号を利用する半導体メモリ素子
のアドレス制御装置。 - 【請求項５】前記デコーディング部が、 直列に接続され、前記ローアドレス信号とローアクティ
ブ命令信号がそれぞれそのゲート端子に入力される複数
個のスイッチング素子、及びこれら複数個のスイッチン
グ素子と並列に接続され、ゲート端子を介してウェーハ
バーンイン信号を受信するスイッチング素子を備えるこ
とを特徴とする請求項４に記載のバンクアドレス信号を
利用する半導体メモリ素子のアドレス制御装置。 - 【請求項６】前記リフレッシュ部が、 直列に接続され、前記リフレッシュ信号とリフレッシュ
命令信号がそれぞれのゲート端子に入力される複数個の
スイッチング素子を備えることを特徴とする請求項４に
記載のバンクアドレス信号を利用する半導体メモリ素子
のアドレス制御装置。 - 【請求項７】前記制御部が、 リフレッシュ命令信号とローアクティブ命令信号がそれ
ぞれのゲート端子に入力され、前記デコーディング部及
び前記リフレッシュ部の出力を選択的に制御する複数個
のスイッチング素子を備えることを特徴とする請求項４
に記載のバンクアドレス信号を利用する半導体メモリ素
子のアドレス制御装置。 - 【請求項８】前記バンクアドレスラッチが、 前記バッファリングされたバンクアドレス信号を論理演
算し、前記付加ローアドレス信号を出力するフリップフ
ロップ部、及び該フリップフロップ部から出力された付
加ローアドレス信号を遅延させて出力する遅延部を備え
ることを特徴とする請求項２に記載のバンクアドレス信
号を利用する半導体メモリ素子のアドレス制御装置。 - 【請求項９】前記フリップフロップ部が、 前記バンクアドレスバッファから出力されたバンクアド
レス信号をそれぞれの入力信号とし、かつ出力した信号
を相互の入力信号とするＯＲゲートを備えることを特徴
とする請求項８に記載のバンクアドレス信号を利用する
半導体メモリ素子のアドレス制御装置。 - 【請求項１０】前記遅延部が、 非反転インバータを備えることを特徴とする請求項８に
記載のバンクアドレス信号を利用する半導体メモリ素子
のアドレス制御装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0027150A KR100390238B1 (ko) | 2001-05-18 | 2001-05-18 | 뱅크 어드레스를 이용한 반도체 메모리 소자의 어드레스제어 장치 |
| KR2001-027150 | 2001-05-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002358785A true JP2002358785A (ja) | 2002-12-13 |
Family
ID=19709615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002103799A Withdrawn JP2002358785A (ja) | 2001-05-18 | 2002-04-05 | バンクアドレス信号を利用する半導体メモリ素子のアドレス制御装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6636452B2 (ja) |
| JP (1) | JP2002358785A (ja) |
| KR (1) | KR100390238B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040000066A (ko) * | 2002-06-21 | 2004-01-03 | 삼성전자주식회사 | 반도체 메모리 장치의 프리 디코더 |
| KR100902048B1 (ko) | 2007-05-14 | 2009-06-15 | 주식회사 하이닉스반도체 | 반도체 장치의 어드레스 수신회로 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4195238A (en) | 1975-06-04 | 1980-03-25 | Hitachi, Ltd. | Address buffer circuit in semiconductor memory |
| JPS57147193A (en) | 1981-03-05 | 1982-09-10 | Fujitsu Ltd | Address buffer |
| KR930008837A (ko) * | 1991-10-25 | 1993-05-22 | 정용문 | 뱅크 신호 제어회로 |
| JP3415664B2 (ja) | 1993-12-28 | 2003-06-09 | 三菱電機株式会社 | 半導体記憶装置 |
| JP2982618B2 (ja) | 1994-06-28 | 1999-11-29 | 日本電気株式会社 | メモリ選択回路 |
| US5761694A (en) * | 1995-11-30 | 1998-06-02 | Cirrus Logic, Inc. | Multi-bank memory system and method having addresses switched between the row and column decoders in different banks |
| US5831925A (en) * | 1996-12-03 | 1998-11-03 | Texas Instruments Incorporated | Memory configuration circuit and method |
| US6262923B1 (en) * | 1998-03-16 | 2001-07-17 | Nec Corporation | Semiconductor memory device with redundancy function |
| KR100335268B1 (ko) * | 1998-10-28 | 2002-09-26 | 주식회사 하이닉스반도체 | 자동리프레쉬를이용한멀티워드라인인에이블장치 |
| KR100326270B1 (ko) | 1998-12-24 | 2002-05-09 | 박종섭 | 어드레스버퍼와칼럼프리디코더사이에서하나의공통어드레스버스라인을사용하는반도체메모리소자 |
-
2001
- 2001-05-18 KR KR10-2001-0027150A patent/KR100390238B1/ko not_active IP Right Cessation
-
2002
- 2002-04-05 JP JP2002103799A patent/JP2002358785A/ja not_active Withdrawn
- 2002-05-20 US US10/150,090 patent/US6636452B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6636452B2 (en) | 2003-10-21 |
| US20020172087A1 (en) | 2002-11-21 |
| KR20020088175A (ko) | 2002-11-27 |
| KR100390238B1 (ko) | 2003-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0788110B1 (en) | Semiconductor memory device with a pipe-line operation | |
| KR960003526B1 (ko) | 반도체 메모리장치 | |
| US6272056B1 (en) | Semiconductor memory device capable of implementing redundancy-based repair efficiently in relation to layout and operating speed and semiconductor integrated circuit device having such semiconductor memory device | |
| US6507532B1 (en) | Semiconductor memory device having row-related circuit operating at high speed | |
| US5784331A (en) | Multiple access memory device | |
| KR19990029791A (ko) | 반도체 집적회로 장치 | |
| JP2001023373A (ja) | 半導体メモリ装置及びそれに適した駆動信号発生器 | |
| KR19990029788A (ko) | 반도체 집적회로 장치 | |
| KR100902125B1 (ko) | 저전력 디램 및 그 구동방법 | |
| US6064622A (en) | Column select line control circuit for synchronous semiconductor memory device and associated methods | |
| KR100230415B1 (ko) | 동기식 반도체 메모리장치의 칼럼 선택라인 제어회로 및 제어방법 | |
| JP3185672B2 (ja) | 半導体メモリ | |
| JPH08339687A (ja) | マルチバンク形の半導体メモリ装置 | |
| US6026045A (en) | Semiconductor memory device having multibank | |
| US6055207A (en) | Synchronous semiconductor memory device having a column disabling circuit | |
| JPH09167499A (ja) | 半導体記憶装置 | |
| JP2000195266A (ja) | 複数のアドレスバッファとカラムプリデコ―ダとの間で共通アドレスバスラインを利用する半導体メモリ素子 | |
| JP2000156078A (ja) | 半導体記憶装置 | |
| JP2002358785A (ja) | バンクアドレス信号を利用する半導体メモリ素子のアドレス制御装置 | |
| JPH09231755A (ja) | ダイナミック型ｒａｍ | |
| JPH09251773A (ja) | 半導体記憶装置 | |
| KR20010104901A (ko) | 데이터 출력 시간을 단축할 수 있는 동기형 집적 회로메모리 장치 | |
| JP2937205B2 (ja) | 高速動作が可能なアドレスデコーダを有する半導体記憶装置 | |
| KR100294448B1 (ko) | 동기형버스트매스크롬 | |
| JPH1186531A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040520 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060201 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20060714 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060922 |