TW578164B - Synchronous semiconductor memory device having multi-bank scheme - Google Patents

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578164 ⑴ 玖、發明說明 (發明說明應敘明：發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明) 相關申請案 本申請案根據35 U.S.C. § 119 (a)之規定主張擁有韓國專 利申請案第2001-0073737號案之權益，此申請案係於2001 年11月26日提出申請，其内容以引用方式全部併入本文 中 〇 _k 發明背景 1. 發明範疇 本發明係關於具有多組架構之一種同步半導體記憶裝 置，特別係關於一種具有可同時實施至少一部分其各自資 料操作之多重記憶器組之同步半導體記憶裝置。 2. 相關技藝之說明 為能實現高速及高度積體之記憶裝置，一般係使用由多 個記憶器組組成之一多重記憶器組。每一多重記憶器組均 包括沿行及列方向配置成多個記憶器單元陣列之多個記 憶塊。 傳統之具有多組架構之同步半導體記憶裝置包括由多 個記憶單元組成之多個記憶器組。在此種情況下，每一記 憶器組係以一預定時間間隔期間於一各別之記憶器組中 依順序就此記憶器組執行一寫入操作或一讀出操作。舉例 而言，在一第一記憶器組完成寫入操作之後，一第二記憶 器組即開始讀出操作。 圖1為具有多組架構之一傳統同步半導體記憶裝置之寫 入及讀出操作。現參看圖1，一寫入命令WR係以與一第一 (2)

時脈#號CLK1同步而產生，然後加至同步半導體記憶裝 置。同樣’ _讀出命令RD係以與一第六時脈信號CLK6同 步而產生，然後加至同步半導體記憶裝置。 此外’包括4資料封包之脈衝串長度之一輸入資料信號 D IN係由一資料選通信號Dq 3所提取。然後，所提取之輸 入資料響應於一寫入行選擇信號WR一CSL而寫入包括於同 步半導體記憶裝置中之一記憶器單元中。 在一第五週期之時脈信號CLK通過之後，一讀出命令 RD以與一第六時脈信號CLK6同步而產生，然後一輸出資 料k號（未示於圖中）響應於一讀出行選擇信號RD_CSL而 自包括於同步半導體記憶裝置之一第二記憶器組中之一 記憶器單元讀出。此即，第二記憶器組之讀出操作在第一 尤憶器組之寫入操作之後開始。 於傳統之具有多組架構之同步半導體記憶裝置中，在一 寫入命令WR加至同步半導體記憶裝置之後，5週期時脈信 號CLK通過之前，不會有讀出命令發出。此即，在讀出操 作開始前’寫入操作實施之後，會發生有一預定時間之延 遲。在此時間延遲期間，同步半導體記憶裝置之資料匯流 排線係在芝閑狀態，因此輸入/輸出資料信號在此時間不 會傳送。基於此原因，此同步半導體記憶裝置之性能可為 缺乏效率。 解決此問題之一項提議為以與一第三時脈信號CLK3同 步而非與第六時脈信號CLK6同步情況下產生讀出命令 。然而，在此種情況下，寫入行選擇信號wr—csl與讀 578164

Ο) 出行選擇信號RD_CSL係同時被啟動，此可能使同步半導 體記憶裝置發生故障。 圖2為具有含發生誤差之多組構架之一傳統同步半導體 記憶裝置之一定時圖。現參看圖2，一第二窝入命令WR2 響應於一第三時脈信號CLK而加至一第一記憶器組，於此 期間一第二寫入行選擇信號WR2-CSL及一讀出行選擇信 號RD一CSL同時被啟動，因此會如情況1 (CASE1)所示致使 同步半導體記憶裝置發生故障。 本發明係關於包括多重記憶器組之一種同步半導體記 憶裝置’為其中一命，崎33 2 & 、 V μ 4，、且把寫入資料，而另一記憶器組 則讀出資料。此间丰少、被 5 · 導體$己憶裝置包括一寫入資料路徑 及一讀出資料路；^ ,仏 之一此用資^ 此二路徑共用用於接達多重記憶器組 士 '、用資枓匯流排線路（輸入/輸出線路）。 Ζ I* 4組及寫入及讀出資料 同步，此同步传缺▲ m 休卬你猎4諕使之 所產生。此等信號包二：半導體記憶裝置中之-同步裝置 之資料路&啟動严我=別用於啟動寫人及讀出資料路徑 唬及一碩取組選擇信號。 ·” 、’·工選擇仏 以連同經啟動之窝 π 、，且擇信號選擇記憶器組用 組撰搂产缺 f料路徑而實施寫入資料祕你嘁山 組選擇#號連同經啟 貧科操作，讀出 操作。 讀出資料路徑而實施讀取資料 根據本發明之一具體實例，一 信號而實施寫Λ每靖 W己隱器組響應於同步 4讀取資料操作。然後，此同步信號從第

578164 二記憶器組在第一記憶器組開始實施其資料操作之後，再 經過一預定延時之後，即開始執行另一型式之資料操作。 例如，當一記憶器組開始寫入資料之後，隨即有一預定時 間延遲（例如，歷3時脈週期），及另一記憶器組開始自記 憶器單元讀出資料，此時即使前一記憶器組仍然正在寫入 資料亦如此。 因此，當二記憶器組需要分別實施一寫入及讀出操作 時，本發明有助於減少資料匯流排線路（輸入/輸出線路） 空閑狀態之時間，因而可使同步半導體記憶裝置操作更有 效率。 圖式簡要說明 本發明之上述目的及優點，藉詳細說明本發明之示範性 具體實例及參看附圖，可變為更明白易解。茲附圖中： 圖1為一傳統之具有多組架構之同步半導體記憶裝置之 寫入及讀出操作之定時圖。 圖2為例示有錯誤發生之具有多組架構之一傳統同步半 導體1己憶裝置之定時圖。 圖3為根據本發明之一示範性具體實例之具有多重架構 之一同步半導體記憶裝置之方塊圖。 圖4為圖3之同步半導體記憶裝置之操作之定時圖。 發明詳細說明 圖3為根據本發明之一較佳具體實例之具有多組架構之 一同步半導體記憶裝置之定時圖。現參看圖3，同步半導 體記憶裝置3 0 0包括一位址暫存器3 0 5，一列解碼器3 1 0， (5) (5) 578164 1多個名憶器組3 1 5，一位元線感測放大器32〇, 一行解碼器 325，一輸入/輸出線驅動器33()，一輸入資料多工器3 3 5, 輸^緩衝器340，—輸入/輸出接腳DQ 345，一輸入/輸出 多工器3 50 ’ 一輸入/輸出線感測放大器3 55，一輸出資料 多工器36〇，一輸出緩衝器365，及一定時裝置37〇。多個 隐态組3 1 5經由位兀線感測放大器3 而共用一寫入資 料路佐WP及一讀出資料路徑Rp。現將於後文中假定第一 记憶器組執行寫入操作及第二記憶器組執行讀出操作而 說明同步半導體記憶裝置3〇〇之操作。 寫入資料路彳k WP包括輸入/輸出線路驅動器33〇，輸入 '貝料多工器335及輸入緩衝器34〇。讀出資料路徑尺卩包括 輸入^輸出多工器3 5 0，輸入/輸出線路感測放大器3 3 5，輸

出；貝料多工器j60，及輸出緩衝器365。寫入資料路徑WP 及讀出f料路徑RP共用第一及第二輸入/輸出線路ι〇ι及 102 〇 定時裝置3 70根據與同步半導體記憶裝置3〇〇相關之控 制信號而產生資料路徑啟動信號。此定時裝置亦控制某些 控制信號之定時以使讀出及寫入操作同步，因而產生一寫 入主信號WM，一讀出主信號RM , _列位址選通信號 RASB，一行位址選通信號CASB，及—時脈啟動信號cKE。 上述與同步半導體記憶裝置3 00之操作有關之操作信號 可為一時脈信號CLK，一時脈啟動信號CKE，一晶片選擇 k號CSB，列位址選通信號RASB，行位址選通信號casb， 一寫入啟動信號WEB及一輸入資料屏蔽信&DM。此處時 578164 (6) 脈啟動信號CKE為啟動時脈信號CLK之控制信號。晶片選 擇信號CSB為啟動或停止同步半導體記憶裝置300之操作 之一信號。窝入啟動信號WEB為啟動同步半導體記憶裝置 3 00之寫入操作之一控制信號。輸入資料屏蔽信號DM為阻 擋輸入資料信號DIN之一信號。列位址選通信號RASB為第 知一列位址信號R A之施加之一信號。行位址選通信號 C AS B為通知一行位址信號CA之施加之一信號。定時裝置 3 70用以控制規範控制信號（：〖£，1^53，及€八58傳送至同 步記憶器裝置3 00之其他組件之定時。 寫入主信號WM為一啟動寫入資料路徑WP之一資料路 徑啟動信號，及控制輸入/輸出線路驅動器3 3 0及輸入資料 多工器3 3 5。同樣，讀出主信號rm為啟動讀取資料路徑RP 之一資料路徑啟動信號，及控制輸入/輸出多工器350及輸 入/輸出線路感測放大器335。藉產生寫入至信號WM及讀 出主信號RM以分別啟動寫入資料路徑WP及讀出資料路 徑RP，定時裝置370可稱作一資料路徑啟動裝置。 每一多個記憶器組3 1 5包括多個記憶器單元，及儲存於 其中之記憶器單元資料。 位址暫存器305與時脈信號clk同步並且響應於一位址 信號ADDR而產生一寫入組選擇信號WBA，一讀出組選擇 信號RBA ’ 一列位址信號RA及一行位址信號CA。寫入組 選擇信號WB A為用於選擇執行寫入操作之第一記憶器組 之一信號，讀出組選擇信號RB A為選擇執行讀出操作之第 二記憶器組之一信號。同樣，列位址信號r A及行位址信 •10- 578164 ⑺

:C A分別為選擇第一記憶器組及第二記憶器組 單兀4信號。時脈啟動信號咖經施加以啟 : CLK以供位址暫存器3〇5之用。 脈^號 疋時裝置（膏科路徑啟動裝置）37〇及位址暫存 自產生信號以装田古合λ 、欠 U 5各 其用於使寫入資料路徑WP，讀取資料路徑 ^ 及第二記憶器組之操作同步，以便讀出資料 操作係由第二記憶器組實施及至少部分之寫入資料操作 由第C憶ϋ組實施。因此，定時裝置3 70及位址暫存器 3 0 5以集體方式形成同步半導體記憶裝置300之一同步裝 置3 80。此外’由定時裝置37〇所產生之資料路徑啟動信號 WM及RM連同寫入組選擇信號WBA，讀出組選擇信號 RB A ’由位址暫存器3 〇 5產生之列位址信號r a及行位址信 號;CA可包括一組由同步裝置38〇產生之同步信號。 列解碼器3 1〇將寫入組選擇信號WBA，讀出組選擇信號 RB A及列位址信號ra解碼，及然後選擇第一記憶器組之 一字線以供寫入，及第二記憶器組之一字線以供讀出。此 等經選擇之字線分別對應於第一記憶器組之一記憶器單 元中需寫入資料之位置，及於第二記憶器組之一記憶器單 元中需讀出資料之位置。列位址選通信號RASB係加至列 解碼器3 1 0。 行解碼器3 2 5將行位址信號c A解碼，及產生一行選擇信 號CSL用以選擇第一及第二記憶器組之行選擇線。經選擇 之行選擇線分別對應於第一記憶器組之一記憶器單元中 需寫入資料之位置，及第二記憶器組之一記憶器單元中需 -11 - 578164

(8) 讀出資料之位置，行位址選通信號CASB係加至解碼器 3 25 ° 位元線感測放大器3 2 0響應於行選擇信號C S L而將寫入 記憶器組3 1 5之記憶器單元中之資料信號或自此單元中輸 出之資料信號放大。 在包括於寫入資料路徑WP之組件之操作期間，一輸入 資料信號DIN經由輸入/輸出接腳345而加至輸入緩衝器 3 40。然後，輸入緩衝器340使輸入資料信號din處於緩衝 狀態，及此緩衝之輸入信號DIN發送至輸入資料多工器 335。隨後，輸入資料多工器335響應於寫入主信號WM* 將緩衝之輸入資料j言號DIN發送至寫入資料路徑Wp之輸 入/輸出線102。隨後，輸入/輸出線驅動器33〇藉將輸入資 料信號DIN發送至由行位址信號cA所選擇之第一記憶器 組I記憶器單元而響應於寫入組選擇信號WBA，選擇第 一記憶器組之記憶器單元之行位址信號CA，及寫入主信 號WM。輸入資料信號DIN經由輸入/輸出線ι〇ι而發送至 經選擇之記憶器單元。 其次，在包括於讀出資料路徑RP中之組件之操作期 間，輸入/輸出多工器3 50藉發送一輸出資料信號〇〇町而 響應於讀出組選擇信號RBA，選㈣二記憶器組之記憶器 單元之行位址信號CA及讀出主信號RM，此d〇ut信號經輸 入/輸出線IΟ 1自第 二記憶器組之記憶器單元發送。 輸入/ 輸出多X器350將輸出資料信號卿τ發送至輸人/輸出線 102。 -12- 578164

(9) 然後，輸入/輸出線感測放大器3 5 5接收及放大來自讀出 資料路徑尺？之輸入/輸出線1〇2之輸出資料信號〇〇。了。及 響應於讀出主信號RM傳輸出資料信號d〇uT放大及發送 至第一資料輸出線D01。 隨後’輸出資料多工器3 6 0接收來自第一資料輸出線 D〇l之輸出資料信號DOUT，及將此接收之輸出資料信號 DOUT發送至一第二資料輸出線d〇2。 然後，輸出缓衝器3 6 5接收來自第二資料輸出線D 〇 2之 輸出資料信號DOUT及然後將緩衝之輸出資料信號d〇ut 發送至輸入/輸出接腳345。 如上述，根據本發明之一具體實例之同步半導體記憶裝 置300於響應於寫入主信號WM經由一窝入資料路徑而執 行第一記憶器組i寫入操作，然後在—預定延遲之後響應 於讀出主信號RM及經由一讀出资拉 — 成貧料路徑而執行第二記憶 器組之讀出操作，即使寫入操作此眭 侏作此時仍在執行時亦然。在 寫入及讀出^^作 者均正Λ音战咕 jL·, 在貫把時，包括於寫入資料路徑 WP及讀出資料路徑RP中之資料s 4扯从 <貧料匯泥排線此時亦不會在閑 置狀態，因此可使同步丰導妒々#杜傾 /千导組尤憶裝置3 00可以有效率方 式使用資料匯流排線。實施之舫 耳苑 < 較佳者，延遲時間之數值最 多可為時脈信號週期之三倍。 圖4為圖3之同步半導體命愔 w =裝置足操作之定時圖。現參 看圖4，BANK1代表第一組啟 ，，且啟動k號以其表示第一記憶器 組被啟動，BANK2代表第一知 衣弟一組啟動信號以其表示第二記憶 器組被啟動。 578164

(ίο) 當與一第一時脈信號CLK1同步之一第一寫入命令WR1 加於圖3之同步半導體記憶裝置3〇〇上時，第一組啟動信號 BANK1及寫入主信號WM被啟動以達到「高位準」邏輯狀 悲。隨後，一資料選通信號D Q s即提取一第一輸入信號 D 1。繼之’行選擇信號C S L產生以將經提取之輸入資料信 號D 1寫入第一記憶器組之記憶器單元中。現參看圖4， CSL一WR1表示一第一寫入行選擇線啟動信號，此信號表示 用以寫入第一輸入資料信號D1之記憶器單元之一行選擇 線被啟動。 當與第三時脈信號CLK3同步的第二寫入命令WR2施加 於同步半導體記憶體裝置3 00時，第二輸入資料信號D2會 被資料選通信號DQS擷取。接著，產生行選擇信號CSL以 將第二輸入資料信號D 2寫入第一記憶體組的記憶體單元 中。請參照圖4，CSL-WR2表示第二寫入行選擇線啟動信 號，表示用以寫入第二輸入資料信號D2的記憶體單元的 行選擇線被啟動。 在週期之延遲時間TD業已終止之後，與第六時脈信號 CLK6同步之一讀出命令rd即加至同步半導體記憶裝置 3〇0。當讀出命令RD施加時，第二組啟動信號BANK2及讀 出主信號RM被啟動以達到「高位準」邏輯狀態。換言之， 當第一尤憶器組工作時，第二記憶器組亦工作。隨後，行 選擇信號CSL即產生，一輸出資料信號d〇UT自第二記憶 器組之死憶器單元讀出。於圖4中，CSL_RD表示一讀出行 選擇線啟動信號被啟動，此信號表示用於讀出輸出資料信 -14 - (ii)/8164

號DOUT之記憶器之一行選擇線被啟動。 如圖4〈 CASE2所示，行選擇線啟動信號CSL_WR2及 CSL—RD同時被啟動至「高位準」邏輯狀態，以顯示在第 记隐器組BANK1〈寫入操作期間第二記憶器組bank2 執行讀出操作。 於上述係就同步半導體命，暗世gg 干導姐名隱裝置300之一示範性操作模 式予以說明，其中一第-今培盟& 一，己4 且開始執行讀出操作，與 此同時-第-記憶器組業已正在執行寫入操作。但是上述 Γ 月僅為例示目的’並無將本發明限制於此種操作模式之 思》例如’當第-記憶器組正在執行讀出操㈣，第二記 憶器組可開始執行寫入操作。以，由第-及第二記憶器 組所共用（一資料匯流排線可以有效率方式使用，因而可 增進同步半導體記憶裝置之性能。 雖然迄今已參照本發明之-示範性具體實例對本發明 丁以特別例示及說明’但本發明並不受限於上述之具體實 例。再者’熟諳本行技藝人士將可瞭解在不偏離由所附申 請專利範圍所界定之情況τ，仍可於型式及細節上從事各 種不同之改變。 圖式代表符號說明 300 同 步 305 位 址 3 10 列 解 3 15 記 憶 320 位 元 半導體記憶裝置 暫存器 碼器 器組 線感測放大器 -15- 578164 (12) 325 330 335 340 345 350 355 360 365 370 3 80 行解碼器 輸入/輸出線驅動器 輸入資料多工器 輸入緩衝器 輸入/輸出接腳 輸入/輸出多工器 輸入/輸出線感測放大器 輸出資料多工器 輸出緩衝器 定時裝置 同步裝置

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Claims (1)

1. 578164 拾、申讀專利範屬 1. 一種同步半導體記憶裝置，包括： 一第一記憶器組，包括一第一記憶器單元，該第一 記憶器組經配置以便於第一記憶器單元上執行第一資 料操作；及 一第二記憶器組，包括一第二記憶器單元，該第二 記憶器組經配置以便於第一記憶器單元上執行第二資 料操作，與此同時第一資料操作正在執行，其中 各第一及第二記憶器組均可接達一共用之輸入/輸出 線。 2. 如申請專利範圍第1項之半導體記憶裝置，尚包括： 一同步裝置，用以響應於一時脈信號及一或多個控 制信號而產生同步信號，該等同步信號使第一資料操 作之執行針對第二資料操作之執行而成同步。 3. 如申請專利範圍第2項之半導體記憶裝置，其中該第二 記憶器組根據同步信號於第一記憶器開始執行第一資 料操作之後之一預定延遲時間開始執行第二資料操 作。 4. 如申請專利範圍第3項之半導體記憶裝置，其中該預定 之延遲時間係至少為時脈信號之一週期之3倍長度。 5. 如申請專利範圍第2項之半導體記憶裝置，其中該第一 資料操作係一寫入資料操作，第二資料操作係一讀出 資料操作。 6·如申請專利範圍第2項之半導體裝置，其中該第一資料操

   578164 作係一讀出資料操作，第二資料操作係一寫入操作。 7. 如申請專利範圍第2項之半導體裝置，進一步包括： 一第一資料路徑，用於在第一資料操作期間於第一 記憶器單元與一輸入/輸出裝置之間發送資料； 一第二資料路徑，用於在第二資料操作期間於第二 記憶器單元與輸入/輸出裝置之間發送資料，其中 輸入/輸出線路，將各第一及第二資料路徑與第一及 第二記憶器組二者相互連接。 8. 如申請專利範圍第7項之半導體記憶裝置，其中 該同步信號包括， 一第一資料路徑啟動信號，用於在第一資料操作 期間啟動第一資料路徑；及 一第二資料路徑啟動信號，用於在第二資料操作 期間啟動第二資料路徑，及其中 該同步裝置包括一資料路徑啟動裝置，用於根據時 脈信號及控制信號產生第一及第二資料路徑啟動信 號。 V 9. 如申請專利範圍第8項之半導體記憶裝置，其中 該同步信號包括第一選擇信號，該第一選擇信號包 括， 一第一記憶器組信號，用於自複數個記憶器組中 選擇第一記憶器組；及 第一列及行識別符號，用於在第一記憶器組中識 別對應於第一記憶器單元之一列及行之位準，及其中

   578164 該同步信號包括第二選擇信號，該等第二選擇信號 包括， 一第二記憶器組選擇信號，用於自多個記憶器組 中選擇第二記憶器組；及 第二列及行識別符號，用於識別第二記憶器組中 對應於第二記憶器單元之一列及行之位址，及於其中 該第一選擇信號啟動第一記憶器組，以於第一記憶 器單元上執行第一資料操作，及第二選擇信號啟動第 二記憶器組，以於第二記憶器單元上第二執行資料操 作。 10. 如申請專利範圍第9項之半導體記憶裝置，其中該同步 裝置包括一位址暫存器，用於根據時脈信號及控制信 號以與第二選擇信號同步之方式產生第一選擇信號。 11. 如申請專利範圍第2項之半導體記憶裝置，其中 該第一資料操作係一寫入資料操作，及第二資料操 作係一寫入資料操作；及 該半導體記憶裝置尚包括： 一寫入資料路徑，用以將一輸入資料信號自一輸 入/輸出裝置發送至第一記憶器組，該第一記憶器組藉 將輸入資料信號寫入第一記憶器單元而執行寫入資料 操作；及 一讀出資料路徑，用以將一輸出資料信號自第二 記憶器單元發送至輸入/輸出裝置，第二記憶器組藉自 第二記憶器單元讀出輸出資料信號而執行讀出資料操

   578164 作。 12..如申請專利範圍第1 1項之半導體裝置，其中該輸入/輸 出線將各讀出資料路徑及寫入資料路徑與第一記憶器 組及第二記憶器組相互連接。 13. 如申請專利範圍第1 2項之半導體記憶裝置，該寫入資 料路徑包括， 一輸入緩衝器，用於將輸入資料信號之傳送予以緩 衝； 一輸入資料多工器，用以響應於同步信號，而將經 緩衝之輸入資料信號自輸入緩衝器發出；及 一輸入/輸出線驅動器，用以選擇第一記憶器單元， 及響應於同步信號經由輸入/輸出，而將輸入資料信號 自輸入資料多工器發送至經選擇之第一記憶器單元。 14. 如申請專利範圍第1 2項之半導體記憶裝置，該讀出資 料路徑包括， 一輸入/輸出多工器，用以選擇第二記憶器單元，及 經由輸入/輸出線自第二記憶器單元接收輸出資料信 號，輸入/輸出多工器響應於同步信號發送輸出資料信 就， 一輸入/輸出線感測放大器，用以放大來自輸入/輸出 多工器之輸出資料信號，及響應於同步信號發送經放 大之輸出資料信號； 一輸出資料多工器，用以發送來自輸入/輸出線感測 放大器之輸出資料信號；及

   578164 一輸出緩衝器，用以將來自輸出資料多工器之輸出 資料信號之傳送予以緩衝。 15. 如申請專利範圍第1 2項之半導體記憶裝置，其中 ^ 該同步信號包括， ， 一讀出資料路徑啟動信號，用以啟動讀出資料路 徑以供讀出資料操作之用；及 一寫入資料路徑啟動信號，用以啟動寫入資料路 徑以供寫入資料操作之用，及其中 # 該同步裝置包括一資料路徑啟動裝置，用以根據時 脈信號及控制信號產生讀出及寫入資料路徑啟動信 號。 16. 如申請專利範圍第1 5項之半導體記憶裝置，其中 該同步信號包括寫入選擇信號，該寫入選擇信號包 括， 一寫入記憶器組選擇信號，用以自複數個記憶器 組中選擇第一記憶器組；及 φ 寫入列及行識別符號，用以於第一記憶器組中識 別對應於第一記憶器單元之一列及行位址，及其中 該同步信號包括讀出選擇信號，該讀出選擇信號包 ^ 括， ' I 一讀出記憶器組選擇信號，用以自多個記憶器組 中選擇第二記憶器組；及 讀出列及行識別符號，用以於第二記憶器組中識 別對應於第二記憶器單元中之一列及行位址，及其中

   578164 該寫入選擇信號啟動第一記憶器組，以於第一記憶 器單元上執行寫入資料操作，及讀出選擇信號啟動第 二記憶器組，以於第二記憶器單元上執行讀出資料操 作。 17. 如申請專利範圍第1 6項之半導體記憶裝置，其中該同 步裝置包括一位址暫存器，用以根據時脈信號及控制 信號，而以與第二選擇信號同步方式產生第一選擇信 號。 18. —種半導體記憶裝置，包括： 複數個記憶器組，該等記憶器組包括至少一第一及 第二記憶器組；及 一寫入及一讀出資料路徑，以其藉一輸入/輸出線連 接至各複數個記憶器組，及 其中該第一記憶器組經配置使用讀出資料路徑，以 執行一讀出資料操作，而同時第二記憶器組使用寫入 資料路徑執行一寫入資料操作。 19. 如申請專利範圍第1 8項之半導體記憶裝置，尚包括一 同步裝置用以產生資料路徑啟動信號，該資料路徑啟 動信號使第一記憶器組之讀出資料操作與第二記憶器 組之寫入資料操作之執行同步，資料路徑啟動信號包 括， 一寫入資料路徑經啟動信號，用以啟動寫入資料路 徑；及 一讀出資料路徑啟動信號，用以啟動讀出資料路徑。

   578164 20. 如申請專利範圍第1 9項之半導體記憶裝置，其中該同 步裝置產生資料路徑啟動信號以便於啟動讀出資料路 徑以供讀出資料操作之後經一段預定時間延遲即啟動 寫入資料路徑，以供寫入資料操作之用。 21. 如申請專利範圍第1 9項之半導體記憶裝置，其中該同 步裝置產生資料路徑啟動信號以便在啟動讀入資料路 徑以供寫入資料操作之後經一段預定時間延遲即啟動 讀出資料路徑，以供寫入資料操作之用。 ·