KR850007153A - Cmos 다이내믹 램 - Google Patents

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Abstract

내용 없음

Description

CMOS 다이내믹 램
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 평면도로서, 램의 일반적인 구조를 설명하기 위한도면. 제2도는 본 발명에 따른 메모리셀과 비트선, 감지증폭기, 복원회로, 멀티플떼스수단 및 입출력선에 대한 비트선의 상호 연결상태등을 나타내는 개략도. 제3도는 제2도의 회로동작을 설명하기 위한 타이밍 차이트.
10 : 16K 어레이 14,30 : 감지증폭기 16,48,49 : 복원회로 18 : 행디코더 및 워드선 드라이버 20 : 주변회로 23∼26 : 비트선 40,41 : 입출력선 SAS : 감지증폭기 스트로브 신호 RAS : 행어드레스 스트로브 신호.

Claims (23)

  1. 다수의 제1, 제2메모리셀과 감지증폭기, 상기 제1메모리셀에 결합되는 제1비트선쌍, 상기 제 1비트선쌍과 감지증폭기에 결합되어 제 1 비트선쌍을 감지증폭기에 선택적으로 결속시키는 제 1 스위칭수단, 제 2메모리셀에 결합되는 제 2비트선쌍, 상기 제 2비트선썅과 감지증폭기에 결합되어 제 2비트선쌍을 감지증폭기에 선택적으로 결속시키는 제 2스위칭수단 및 상기 제1, 제2비트선쌍을 선충전시키는 수단 등을 구비하고 있고, 상기 비트선상에서 메모리셀중의 하나가 선택될대 제1, 제2스위칭수단중 하나의 수단으로 제1, 제2비트선중 한 비트선을 감지증폭기에 결합시키고, 감지증폭기가 하나의 메모리셀로부터 데이터를 감지할때 하난의스위칭수단으로 상기 비트선쌍을 감지증폭기로부터 감결합시키므로써, 비트선쌍이 감지증폭기에 선택적으로 결합되는 곳에서 메모리셀안에 있는 데이터를 효과적으로 감지하는 것을 특징으로 하는 다이내믹램.
  2. 제1항에 있어서, 제1, 제2비트선쌍에 결합되는 제1, 제2복원회로를 구비하고 있는 것을 특징으로 하는 다이내믹램.
  3. 제2항에 있어서, 제2비트선쌍이 선택적으로 입출력선에 결합되는 것을 특징으로 하는 다이내믹램.
  4. 제3항에 있어서, 제1, 제2복원회로가 선택적으로 활성화되는 것을 특징으로 하는 다이내믹램.
  5. 제4항에 있어서, 데이터가 제1메모리셀로부터 감지될때 제2스위칭수단이 감지증폭기로부터 제 2비트선쌍을 감결합시키고, 하나의 메모리셀이 선택된 후에는 제1스위칭수단이 감지증폭기로부터 제1비트선쌍을 감결합시키는 것을 특징으로 하는 다이내믹램.
  6. 제4항 또는 제5항에 있어서, 데이터가 제2메모리셀로부터 감지되는 때에 제1스위칭수단이 감지증폭기로부터 제 1비트선상을 감결합시키고, 제 2메모리셀중 하나가 선택된 후에는 계속해서 제2스위칭수단이 감지증폭기로부터 제2비트선쌍을 감결합시키는 것을 특징으로 하는 다이내믹램.
  7. 제6항에 있어서, 선충전수단은 비트선상의 포텐셜을 동화시키기 위하여 비트선의 쌍을 서로 결합시키는 것을 특징으로 하는 다이내믹램.
  8. 제3항에 있어서, 감지증폭기는 불균형 캐패시터를 포함하고 있고, 워드선이 활성화될때 발생하는 비트선중 하나의 포텐셜 기생변화를 보상하기 위해서 비트선쌍중 하나의 포텐셜을 조정하기 위한 목적으로 불균형 캐패시터에 신호를 인가하는 것을 특징으로 하는 다이내믹램.
  9. 제3항 도는 제8항에 있어서, 감지증폭기는 제1도전형 트랜지스터로 제조되고, 복원회로는 제 2도전형트랜지스터로 제조되는 것을 특징으로 하는 다이내믹램.
  10. 제9항에 있어서, 제1도전형은 p형이고, 제2도전형은 n형인 것을 특징으로 하는 다이내믹램.
  11. 제1, 제2비트선의 쌍과 상기 비트선에 결합되는 다수의 메모리셀, 감지증폭기, 제1, 제2비트선의 쌍과 감지증폭기에 결합되어 제1, 제2비트선의 쌍을 감지증폭기에 선택적으로 결합시키기 위한 멀티플랙스수단, 비트선쌍에 결합되어 제1, 제2비트선쌍의 포텐셜을 복원시키기 위한 복원수단, 제1, 제2 비트선쌍의 포텐셜을 복원시키기 위해 분리적으로 활성화되는 제1, 제2복원수단 등으로 구성되어서, 피이크전류치를 감소시키게 되어 있는 것을 특징으로 하는 다이내믹램.
  12. 제11항에 있어서, 복원수단이 다이내믹램으로의 기록동작을 위해서 선택되어지지 않는 것을 특징으로 하는 다이내믹램.
  13. 제11항에 있어서, 감지증폭기가 제1도전형 장치로 만들어지고 복원수단이 제2도전형 트랜지스터로 만들어지는 것을 특징으로 하는 다이내믹램.
  14. 제11항에 또는 제13항에 있어서, 비트선쌍을 전원공급 포텐셜의 1/2에 선충전시키기 위한 선충전수단이 포함되어 있는 다이내믹 램
  15. 제14항에 있어서, 제1, 제2복원수단은 제1비트선쌍의 선로와 제2비트선쌍의 선로가 전체적인 전원공급 포텐셜에 충전되도록 하며, 선충전수단은 상기 선로를 서로 결합시키도록 된 것임을 특징으로 하는 다이내믹램.
  16. 제11항에 있어서, 제2비트선의 쌍이 상보형 입출력선에 선택적으로 결합되는 것을 특징으로 하는 다이내믹램.
  17. 제11항에 있어서, 감지증폭기는 감지기간 동안 신호를 수신하는 불균형 캐패시터의 쌍들 포함하고 있는 것이며, 상기 불균형 캐패시터는 신호가 비트선에 기생결합되는 것을 보상하기 위한 것임을 특징으로 하는 다이내믹램.
  18. 제13항에 있어서, 제1도전형은 p형이고, 제2도 전형은 n형인 것임을 특징으로 하는 다이내믹램.
  19. 제1비트선의 쌍과 상기 제1비트선의 쌍에 결합되는 복수의 메모리셀, 신호가 제1비트선의 쌍에 기생결합되는 것을 보상하기 위해 감지기간동안 신호를 수신하는 불균형 캐피시터의 쌍을 포함하고 있으며, 제1비트선의 쌍에 결합되는 감지증폭기, 제1비트선의 쌍에 결합되는 제1비트선상의 포텐셜을 복원시키는 복원수단, 통상의 다이내믹램에 사용되는 전원공급 포텐셜의 약 1/2에 비트선을 선충전시키기 위한 선충전수단등을 구비하여서, 제1비트선쌍의 신호감지를 향상시키도록 되어 있는 다이내믹램.
  20. 제19항에 있어서, 제1,제2비트선의 쌍을 감지증폭기에 선택적으로 결합시키기 위해 제1, 제2비트선의 쌍과 감지증폭기에 결합되는 멀티플떼스 수단과 제 2비트선의 쌍을 포함하고 있는 다이내믹램.
  21. 제1비트선의 쌍과 제1비트선의 쌍에 결합되는 다수의 메모리셀, 제1비트선의 쌍에 결합되는 감지증폭기, 상기 비트선에 결합되어지되 한 비트선이 접지포텐셜에 결합되는 동안 다른 비트선에 전원공급포텐셜과 동일한 포텐셜을 인가하고 제1비트선쌍의 포텐셜을 복원시키도록 되어 있는 복원수단, 활성적인 메모리 사이클동안 제1비트선의 쌍을 서로 결합시키고 전원공급 포텐셜의 약 1/2과 동일한 포텐셜에 비트선의 쌍을 선충전수단 등으로 구성되어서, 전력소모를 낮추도록 되어 있는 다이내믹램.
  22. 제21항에 있어서, 감지증폭기는 감지기간동안 신호를 수신하는 2개의 불균형 캐패시터 쌍을 구비하고 있으며, 비트선에 기생결합을 보상하기 위해 캐패시터 셋트중 하나만이 감지기간동안 신호를 수신하게 되는 것을 특징으로 하는 다이내믹램.
  23. 제21항 또는 제22항에 있어서, 복수의 메모리셀을 구비하고 있는 제 2비트선의 쌍과, 제 1, 제 2비트선의쌍을 상기 감지증폭기에 선택적으로 결속시키는 멀티플떼스 수단등을 구비하고 있는 다이내믹램.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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