KR20000046967A - 트랜지스터의 제조방법 및 그 구조 - Google Patents
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Abstract
본 발명은 소오스, 드레인 및 채널 상호간의 상호작용을 최소화하여 소자의 수축에 따른 쇼트채널효과를 해결할 수 있는 트랜지스터의 제조방법 및 그 구조를 제공한다. 본 발명의 제조 방법은 반도체 기판위에 제 1실리콘산화막, 제 1실리콘질화막, 제 2실리콘산화막, 비정질실리콘막, 및 제 3실리콘산화막을 차례로 증착하며, 제 3실리콘산화막부터 제 2실리콘산화막까지의 막들을 패터닝하여 제 1실리콘질화막이 노출되는 소자분리영역을 정의한 후에 소자분리영역에 제 2실리콘질화막을 매립하고 제 3실리콘산화막 표면과 높이가 같도록 평탄화하며, 채널길이에 해당하는 제 3실리콘산화막부터 제 1실리콘질화막까지 패터닝하여 제 1실리콘산화막이 노출되는 소오스 및 드레인 예정영역을 정의하며, 노출된 비정질실리콘막을 선택 식각하여 터널을 형성하며, 소오스 및 드레인 영역중에서 어느 한쪽에 노출된 제 1실리콘산화막 내에 창을 형성하여 기판을 노출시키고 기판으로부터 에피택셜실리콘막을 성장시켜 터널과 창이 형성되지 않은 다른 액티브영역까지 채워서 소오스 및 드레인과 그 사이의 채널 영역을 형성하며, 제 2실리콘질화막만을 선택적으로 제거한 후에 소자분리영역내에 실리콘산화막으로 채우고 평탄화하여 소자분리막을 형성하며, 제 3실리콘산화막을 제거한 후에 그 위에 게이트산화막과 도프트 폴리실리콘막으로 이루어진 게이트 전극을 형성하는 제조 공정으로 이루어진다.
Description
본 발명은 반도체장치에 관한 것으로서, 보다 상세하게는 산화실리콘 웰을 이용하여 소오스와 드레인을 격리시키고 물리적으로 정의된 얕은 채널로 이들을 연결함으로써 소오스, 드레인 및 채널 상호간의 상호작용을 최소화하여 소자의 수축에 따른 쇼트채널효과를 해결하고 정션커패시턴스를 없애 채널의 깊이를 얕게 하여 동작속도를 높일 수 있도록 한 트랜지스터의 제조방법 및 그 구조에 관한 것이다.
전계효과 트랜지스터(Field-Effect Transistor; FET)라 함은 다수 캐리어가 반도체 표면을 따라서 드리프트 하는 것을 게이트 전계에 의해 제어하는 방식의 트랜지스터를 말하는 것으로서 소수캐리어의 주입이 없으므로 축적효과에 의한 응답 속도의 저하가 없고, 잡음이 적은 장점이 있다. 전계효과 트랜지스터에는 게이트의 구조에 의해 접합형 전계효과 트랜지스터(Junction Field-Effect Transistor ; JFET)와 쇼트키 장벽 게이트형 및 절연 게이트형 전계효과 트랜지스터(Insulator Gate Field Effect Transistor ; IGFET)가 있다.
MOS트랜지스터의 경우에는 쇼트 채널화와 함께 핫캐리어에 의한 소자의 특성 저하가 심화되어 소자의 동작 전압을 그만큼 낮게 설정하게 되었으며 소자의 드레인 구조도 n+ 농도의 드레인 구조의 주위를 저농도로 감싸준 DDD(Double Diffused Drain)구조와 드레인과 채널과의 연결 부위의 농도를 낮추어 준 LDD(Lightly Doped Drain)구조로 개량되었다.
도1 내지 도4는 종래의 LDD구조의 트랜지스터 제조 방법을 설명하기 위한 LDD 구조를 갖는 트랜지터의 게이트 형성공정을 단계적으로 나타낸 단면도들이다.
도1은 반도체기판(10) 위에 소자간 격리를 위한 소자분리막(20)을 형성하고 게이트산화막(30)과 게이트폴리막(40)을 차례대로 증착한 상태를 나타낸 단면도이다.
도2는 도1에서 증착된 게이트폴리막(40)과 게이트산화막(30)을 마스크를 통해 이방성식각하여 게이트전극(42)이 형성된 상태를 나타낸 단면도이다.
도3은 게이트전극(42)을 형성한 후 소오스/드레인영역(50)이 형성될 부분에 p형 불순물을 얇게 도핑시켜 p-접합층(52)을 형성시킨 상태를 나타낸 단면도이다.
도4는 도3에서 p-로 LDD(Lightly Doped Drain)를 진행한 다음 결과물 전면에 100Å 정도 질화막을 증착하고 블랭킷 식각을 하여 게이트 전극(42) 양측면에 스페이서(60)를 형성한 후 p형 불순물을 강하게 주입시키고 열공정을 실시하여 소오스/드레인영역(50)의 p+접합층(54)을 형성한 상태를 나타낸 단면도이다.
위와 같이 반도체기판(10)에 게이트산화막(30), 게이트전극(42)을 형성하고 소오스/드레인영역(50)인 소오스/드레인이 형성될 채널영역 형성부분에 감광막 패턴을 형성하고 p-이온주입을 실시하고, 그 후 스페이서(60)를 형성한 후 다시 p+이온주입을 실시한 후 열공정을 실시하여 LDD구조의 트랜지스터를 형성하게 된다.
위와 같은 방법에 의한 트랜지스터는 확산 또는 이온주입 및 열처리공정에 따른 도판드의 농도 구배에 의한 정션으로 소오스, 드레인 및 채널을 동일한 벌크 실리콘상에 서로 인접하여 형성하였다.
이와 같은 구조에서는 후속 열처리 공정에 의해 소오스와 드레인 영역이 확장되면서 채널 길이가 짧아지게 되고 바이어스 인가시 소오스와 드레인의 공핍층 영역이 확장되면서 채널을 잠식하게 되는데 소자의 크기가 작아지면서 쇼트 채널 효과가 발생하여 소자의 전기적 특성 열화 및 신뢰도 악화 문제가 야기되고 있다.
또한, 정션 커패시턴스의 존재와 후속 열처리에 의한 채널의 깊이가 증가되어 소자의 동작 속도가 저하된다는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 산화실리콘 월을 이용하여 소오스와 드레인을 격리시키고 물리적으로 정의된 얕은 채널로 이들 소오스와 드레인을 연결함으로써 소오스, 드레인 및 채널 상호간의 상호작용을 최소화하여 소자의 수축에 따른 쇼트채널효과를 해결하고 정션 커패시턴스를 없애 채널의 깊이를 얕게 하여 동작속도를 높일 수 있도록 한 트랜지스터의 제조방법 및 그 구조에 관한 것이다.
도1 내지 도4는 종래의 LDD구조의 트랜지스터 제조 방법을 설명하기 위한 LDD 구조를 갖는 트랜지터의 게이트 형성공정을 단계적으로 나타낸 단면도들이다.
도 5 내지 도 14는 본 발명에 의한 트랜지스터 제조방법에 따라 제조하는 공정을 단계적으로 나타낸 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
10, 71 : 기판 20, 81 : 소자분리막
30, 83 : 게이트산화막 40, 84 : 폴리실리콘막
42 : 게이트전극 50, 82 : 소오스/드레인영역
60 : 스페이서 65 : 질화막
70 : BSG 산화막 80 : PSG 산화막
72, 74, 76, 81 : 제 1 내지 제 3실리콘산화막
80 : 에피택셜실리콘막 73, 77 : 제 1 내지 제 2실리콘질화막
75 : 비정질실리콘막 78 : 터널
83 : 게이트산화막 86 : 게이트 전극
상기와 같은 목적을 실현하기 위한 본 발명의 제조 방법은 반도체 기판위에 제 1실리콘산화막, 제 1실리콘질화막, 제 2실리콘산화막, 비정질실리콘막, 및 제 3실리콘산화막을 차례로 증착하는 단계와, 기판의 액티브 영역에 해당하는 제 3실리콘산화막부터 제 2실리콘산화막까지의 막들을 패터닝하여 제 1실리콘질화막이 노출되는 소자분리영역을 정의하는 단계와, 소자분리영역에 제 2실리콘질화막을 매립한 후에 제 3실리콘산화막 표면과 높이가 같도록 평탄화하는 단계와, 채널길이에 해당하는 제 3실리콘산화막부터 제 1실리콘질화막까지 패터닝하여 제 1실리콘산화막이 노출되는 소오스 및 드레인 예정영역을 정의하는 단계와, 소오스 및 드레인 예정영역에 의해 노출된 비정질실리콘막을 선택 식각하여 터널을 형성하는 단계와, 소오스 및 드레인 영역중에서 어느 한쪽에 노출된 제 1실리콘산화막 내에 창을 형성하여 기판을 노출시키는 단계와, 제 1실리콘산화막의 창을 통해 노출된 기판으로부터 선택적으로 에피택셜실리콘막을 성장시켜 터널과 창이 형성되지 않은 다른 액티브영역까지 채우고 제 3실리콘산화막과 제 2실리콘질화막을 정지층으로 그 표면을 평탄화하여 소오스 및 드레인과 그 사이의 채널 영역을 형성하는 단계와, 제 2실리콘질화막만을 선택적으로 제거하고 소자분리영역내에 실리콘산화막으로 채우고 평탄화하여 소자분리막을 형성하는 단계와, 제 3실리콘산화막을 제거하고 결과물 전면에 게이트산화막과 폴리실리콘막을 차례로 증착한 후에 이온주입하고 이막을 패터닝하여 게이트전극을 형성하는 단계와, 게이트산화막을 게이트 전극에 정렬되도록 식각하는 단계를 포함하여 이루어진 것을 특징으로 한다.
상기와 같은 목적을 실현하기 위한 본 발명의 구조는 반도체 기판 전면에 수평으로 형성되며 소오스 및 드레인 영역중에서 어느 한쪽이 기판의 소정 영역이 노출되는 창을 갖는 제 1실리콘산화막과, 제 1실리콘산화막과 수직으로 연결된 소자분리막과, 게이트 전극 영역의 제 1실리콘산화막 위에 순차 적층되며 증착된 높이가 소자분리막보다 낮은 제 1실리콘질화막 및 제 2실리콘산화막과, 상기 창을 통해서 기판과 접하며 소자분리막과 적층된 제 2실리콘산화막 및 제 1실리콘질화막사이의 공간 내에 에피택셜실리콘막이 채워진 소오스 및 드레인과, 제 1실리콘질화막 및 제 2실리콘산화막 위에서 소오스와 드레인의 표면 아래부분을 연결하며 에피택셜실리콘막으로 이루어진 채널와, 채널 위에서 소오스 및 드레인과 오버랩되며 순차 적층된 게이트산화막 및 게이트전극을 포함하여 이루어진 것을 특징으로 한다.
본 발명에 따르면, 전면이 실리콘산화막으로 절연된 기판에 수직으로 절연막을 형성하여 소자분리영역을 형성하고 소오스와 드레인 영역을 상호 분리하기 위하여 실리콘산화막 위에 실리콘질화막 및 실리콘산화막 패턴을 형성하고 그 위에 채널 두께에 따라 설정된 비정질실리콘막을 식각한 후에 에피택셜실리콘막을 성장시켜서 소오스 및 드레인을 형성하고 이들을 연결하는 채널을 동시에 형성함으로써 소오스와 드레인 및 채널 상호간의 상호작용을 최소화하여 소자의 미세화에 따른 쇼트 채널 효과를 줄일 수 있고, 소오스와 드레인의 정션 커패시턴스를 줄이면서 동시에 얕은 채널을 형성할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
도 5 내지 도 14는 본 발명에 의한 트랜지스터 제조방법에 따라 제조하는 공정을 단계적으로 나타낸 단면도들이다.
먼저, 도 5와 같이 반도체 기판(71)위에 제 1실리콘산화막(72), 제 1실리콘질화막(73), 제 2실리콘산화막(74), 비정질실리콘막(75), 및 제 3실리콘산화막(76)을 차례로 증착한다.
그 다음, 도 6과 같이 해당하는 제 3실리콘산화막(75)부터 제 2실리콘산화막(74)까지의 막들을 패터닝하여 제 1실리콘질화막(73)이 노출되는 소자분리영역을 정의한다. 이때, 건식식각 공정을 이용하며 제 1실리콘질화막(73)을 식각 정지층으로 한다.
이어서, 도 7과 같이 소자분리영역에 제 2실리콘질화막(77)을 매립한 후에 CMP공정을 이용하여 그 표면을 제 3실리콘산화막(76)과 높이가 같도록 평탄화한다.
그 다음, 도 8과 같이 채널길이에 해당하는 제 3실리콘산화막(76)부터 제 1실리콘질화막(73)까지 패터닝하여 제 1실리콘산화막(72)이 노출되는 소오스 및 드레인 예정영역(82)을 정의한다.
그리고, 도 9 및 10과 같이 소오스 및 드레인 예정영역(82)에 의해 노출된 비정질실리콘막(75)을 선택 식각하여 터널(78)을 형성한다. 이때, 식각 공정은 KOH를 이용한다. 터널(78)은 제 3실리콘산화막(76)에 의해 기판과 평행한 수평 방향으로 지지되어 있으며 이후 채널로 사용된다.
그 다음, 도 10과 같이 소오스 및 드레인 영역중에서 어느 한쪽에 노출된 제 1실리콘산화막(72) 내에 창(79)을 형성하여 기판(71)을 노출시킨다.
도 11과 같이 제 1실리콘산화막(71)의 창(79)을 통해 노출된 기판으로부터 에피택셜실리콘막(80)을 성장시켜 터널(78)과 창(79)이 형성되지 않은 다른 액티브영역까지 채우도록 한다. 그리고, CMP공정으로 상기 애피택셜실리콘막(80)을 연마하여 그 표면을 평탄화한다. 이때, 제 3실리콘산화막(76)과 제 2실리콘질화막(77)을 식각 정지층으로 한다. 이로 인해 상기 터널(78)내에 애피택셜실리콘막(80)이 채워져 소오스 및 드레인 영역(80)과 그 사이를 연결하는 채널(78')이 형성된다.
도 12와 같이, 제 2실리콘질화막(77)만을 선택적으로 제거하고 소자분리영역내에 실리콘산화막으로 채우고 평탄화하여 소자분리막(81)을 형성한다.
그 다음 도 13과 같이, 제 3실리콘산화막(76)을 제거하고 결과물 전면에 게이트산화막(83)과 폴리실리콘막(84)을 차례로 증착한다. 그리고, 이온주입 공정을 실시하여 폴리실리콘막(84)에 도펀트를 주입한다. 또한, 상기 게이트산화막을 증착하기 전에 통상의 웰 및 문턱전압 조정 이온주입 공정을 실시한다.
그 다음 도 14와 같이, 상기 폴리실리콘막(84)을 패터닝하여 게이트전극(86)을 형성하고, 게이트산화막(83)을 게이트 전극(86)에 정렬되도록 식각하여 본 발명에 따른 트랜지스터를 완성한다.
본 발명은 상기와 같은 제조 공정에 따라 다음과 같은 트랜지스터 구조를 갖는다.
반도체 기판(71) 전면에 수평으로 형성되며 소오스 및 드레인 영역중에서 어느 한쪽이 기판의 소정 영역이 노출되는 창을 갖는 제 1실리콘산화막(72)과, 제 1실리콘산화막(72)과 수직으로 연결된 소자분리막(81)과, 게이트 전극 영역의 제 1실리콘산화막 위에 순차 적층되며 증착된 높이가 소자분리막(81)보다 낮은 제 1실리콘질화막(73) 및 제 2실리콘산화막(74)과, 상기 창을 통해서 기판(71)과 접하며 소자분리막(81)과 적층된 제 2실리콘산화막(74) 및 제 1실리콘질화막(73)사이의 공간 내에 에피택셜실리콘막이 채워진 소오스 및 드레인(80)과, 제 1실리콘질화막(73) 및 제 2실리콘산화막(74) 위에서 소오스와 드레인(80)의 표면 아래부분을 연결하며 에피택셜실리콘막으로 이루어진 채널(78')과, 채널(78') 위에서 소오스 및 드레인 영역(80)과 오버랩되며 순차 적층된 게이트산화막(83) 및 게이트전극(86)으로 구성되어 있다.
상기와 같이 본 발명은 적층된 제 1실리콘질화막(73) 및 제 2실리콘산화막(74)에 의해 소오스와 드레인 영역(80)이 상호 격리되고, 비정질실리콘막(75)의 증착두께에 의해 채널 영역을 정의함으로써 소오스와 드레인 및 채널 상호간의 상호작용을 최소화 시키게 된다.
따라서, 본 발명은 소오스와 드레인 및 채널 상호간의 상호작용을 최소화하여 소자의 미세화에 따른 쇼트 채널 효과를 줄일 수 있다는 이점이 있다.
또한, 본 발명은 소오스와 드레인 영역을 애피택셜 성장된 실리콘막으로 정의함으로써 정션 커패시턴스를 줄이고 비정질실리콘막에 의해 물리적으로 채널의 두께를 조절할 수 있어 얕은 채널을 형성할 수 있어 소자의 동작속도를 향상시킬 수 있다는 이점이 있다.
Claims (5)
- 게이트 전극, 소오스 및 드레인을 갖는 트랜지스터의 제조 방법에 있어서,반도체 기판위에 제 1실리콘산화막, 제 1실리콘질화막, 제 2실리콘산화막, 비정질실리콘막, 및 제 3실리콘산화막을 차례로 증착하는 단계와,상기 기판의 액티브 영역에 해당하는 제 3실리콘산화막부터 제 2실리콘산화막까지의 막들을 패터닝하여 제 1실리콘질화막이 노출되는 소자분리영역을 정의하는 단계와,상기 소자분리영역에 제 2실리콘질화막을 매립한 후에 상기 제 3실리콘산화막 표면과 높이가 같도록 평탄화하는 단계와,채널길이에 해당하는 제 3실리콘산화막부터 제 1실리콘질화막까지 패터닝하여 제 1실리콘산화막이 노출되는 소오스 및 드레인 예정영역을 정의하는 단계와,상기 소오스 및 드레인 예정영역에 의해 노출된 상기 비정질실리콘막을 선택 식각하여 터널을 형성하는 단계와,상기 소오스 및 드레인 영역중에서 어느 한쪽에 노출된 제 1실리콘산화막 내에 창을 형성하여 기판을 노출시키는 단계와,상기 제 1실리콘산화막의 창을 통해 노출된 기판으로부터 선택적으로 에피택셜실리콘막을 성장시켜 터널과 창이 형성되지 않은 다른 액티브영역까지 채우고 상기 제 3실리콘산화막과 상기 제 2실리콘질화막을 정지층으로 그 표면을 평탄화하여 소오스 및 드레인과 그 사이의 채널 영역을 형성하는 단계와,상기 제 2실리콘질화막만을 선택적으로 제거하고 소자분리영역내에 실리콘산화막으로 채우고 평탄화하여 소자분리막을 형성하는 단계와,상기 제 3실리콘산화막을 제거하고 결과물 전면에 게이트산화막과 폴리실리콘막을 차례로 증착한 후에 이온주입하고 이막을 패터닝하여 게이트전극을 형성하는 단계와,상기 게이트산화막을 게이트 전극에 정렬되도록 식각하는 단계를 포함하여 이루어진 것을 특징으로 하는 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 소자분리영역의 형성은 건식식각에 의해 이루어진 것을 특징으로 하는 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 소오스 및 드레인 예정영역의 형성은 건식식각에 의해 이루어진 것을 특징으로 하는 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 소오스 및 드레인 예정영역의 정의에 의해 노출된 비정질실리콘막을 KOH로 식각하는 것을 특징으로 하는 트랜지스터의 제조방법.
- 게이트 전극, 소오스 및 드레인을 갖는 트랜지스터의 구조에 있어서,반도체 기판 전면에 수평으로 형성되며 소오스 및 드레인 영역중에서 어느 한쪽이 기판의 소정 영역이 노출되는 창을 갖는 제 1실리콘산화막;상기 제 1실리콘산화막과 수직으로 연결된 소자분리막;게이트 전극 영역의 제 1실리콘산화막 위에 순차 적층되며 증착된 높이가 소자분리막보다 낮은 제 1실리콘질화막 및 제 2실리콘산화막;상기 창을 통해서 기판과 접하며 상기 소자분리막과 적층된 제 2실리콘산화막 및 제 1실리콘질화막사이의 공간 내에 에피택셜실리콘막이 채워진 소오스 및 드레인;상기 제 1실리콘질화막 및 제 2실리콘산화막 위에서 상기 소오스와 드레인의 표면 아래부분을 연결하며 에피택셜실리콘막으로 이루어진 채널; 및상기 채널 위에서 소오스 및 드레인과 오버랩되며 순차 적층된 게이트산화막 및 게이트전극를 포함하여 이루어진 것을 특징으로 하는 트랜지스터 구조.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980063708A KR20000046967A (ko) | 1998-12-31 | 1998-12-31 | 트랜지스터의 제조방법 및 그 구조 |
Applications Claiming Priority (1)
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| KR1019980063708A KR20000046967A (ko) | 1998-12-31 | 1998-12-31 | 트랜지스터의 제조방법 및 그 구조 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000046967A true KR20000046967A (ko) | 2000-07-25 |
Family
ID=19570270
Family Applications (1)
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| KR1019980063708A KR20000046967A (ko) | 1998-12-31 | 1998-12-31 | 트랜지스터의 제조방법 및 그 구조 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000046967A (ko) |
-
1998
- 1998-12-31 KR KR1019980063708A patent/KR20000046967A/ko not_active Application Discontinuation
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