CN106898544A - 一种半导体器件及其制造方法和电子装置 - Google Patents

一种半导体器件及其制造方法和电子装置 Download PDF

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Abstract

本发明提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。该方法包括：提供半导体衬底，所述半导体衬底上具有用于形成PMOS器件的鳍片，以及位于鳍片上的栅极结构；形成覆盖半导体衬底、鳍片和栅极结构的隔离层；刻蚀所述隔离层以暴露用于形成PMOS器件源漏极的区域；在所述用于形成PMOS器件源漏极的区域形成外延硅锗，作为PMOS器件的源漏极，其中，在刻蚀所述隔离层以暴露用于形成PMOS器件源漏极的区域之前向用于形成PMOS器件的区域执行离子注入，以增强所述栅极结构顶部角落区域中的键合力。该方法可以在选择性形成PMOS器件的硅锗外延源漏极时，防止在栅极结构顶部角落区域出现非期望的外延生长。该半导体器件以及电子装置，同样具有上述优点。

Description

一种半导体器件及其制造方法和电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。
背景技术
外延硅锗(e-SiGe)广泛应用于先进CMOS技术来向沟道区域施加压应力，以使PMOS器件的性能得到明显改善。但是外延硅锗工艺具有许多挑战。比如对于SEG(选择性外延)工艺的一个挑战就是选择性控制。高的生长速率虽然对整个过程有利，但是会使选择性工艺窗口变窄。此外，围绕打开的硅衬底区域的不同的介电薄膜也会给工艺控制带来许多挑战。这些挑战在CMOS工艺从平面转向3DFinFet结构时会出现很大问题。如图1中100a、100b所示，在对硅鳍进行PMOS器件硅凹槽刻蚀后，多晶硅(虚拟栅极)顶部的隔离层遭到损伤，这使得在进行选择性外延工艺中，如图2中200a、200b所示，不仅会在MOS器件硅凹槽中形成外延硅锗，而且会在多晶硅顶部也生长外延硅锗，而这不是所需要的，会对器件性能和良率造成影响。
因此，为解决上述技术问题，有必要提出一种新的半导体器件及其制造方法。
发明内容
针对现有技术的不足，本发明提出一种半导体器件及其制造方法和电子装置，可以避免在形成PMOS器件外延硅锗时在诸如多晶硅顶部等非期望区域也形成外延硅锗，提高了器件性能和良率。
本发明的一个实施例提供一种半导体器件的制造方法，所述方法包括：提供半导体衬底，所述半导体衬底上具有用于形成PMOS器件的鳍片，以及位于所述鳍片上的栅极结构；步骤b：形成覆盖所述半导体衬底、所述鳍片和所述栅极结构的隔离层；刻蚀所述隔离层以暴露用于形成PMOS器件源漏极的区域；在所述用于形成PMOS器件源漏极的区域形成外延硅锗，作为PMOS器件的源漏极，其中，在刻蚀所述隔离层以暴露用于形成PMOS器件源漏极的区域之前向用于形成PMOS器件的区域执行离子注入，以增强所述栅极结构顶部角落区域中的键合力。
优选地，在提供半导体衬底，所述半导体衬底上具有用于形成PMOS器件的鳍片，以及位于所述鳍片上的栅极结构和形成覆盖所述半导体衬底、所述鳍片和所述栅极结构的隔离层之间向用于形成PMOS器件的区域执行所述离子注入。
优选地，在形成覆盖所述半导体衬底、所述鳍片和所述栅极结构的隔离层和刻蚀所述隔离层以暴露用于形成PMOS器件源漏极的区域之间向用于形成PMOS器件的区域执行所述离子注入。
优选地，该方法还包括下述步骤：在执行所述离子注入后，执行退火工艺。
优选地，在执行所述离子注入时离子束以倾斜方式入射。
优选地，执行所述离子注入时相对所述半导体衬底的倾斜角度为15～60度。
优选地，执行所述离子注入时采用的离子为氮离子。
优选地，所述栅极结构为在后续工艺被去除的虚拟栅极结构。
本发明的另一个实施例提供一种半导体器件，所述半导体器件通过本发明上述的半导体器件制造方法形成。
本发明的再一个实施例提供一种电子装置，包括本发明提供的上述半导体器件以及与所述半导体器件相连接的电子组件。
本发明的半导体器件的制造方法，通过向用于形成PMOS器件的区域注入离子，尤其是向虚拟栅极结构顶部角落区域注入离子，比如氮离子，以增强虚拟栅极结构顶部角落区域中的键合力，从而防止在虚拟栅极结构顶部角落区域出现非期望的外延生长。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1(a)、(b)示出了现有技术中对硅鳍进行PMOS器件硅衬底凹槽刻蚀后对多晶硅顶部造成损伤；
图2(a)、(b)示出了现有技术中在PMOS器件硅衬底凹槽进行选择性外延生长后在多晶硅顶部也形成选择性外延硅锗。
图3A～图3D为现有技术中一种半导体器件的制造方法的相关步骤形成的结构的剖视图；
图4为根据本发明实施例一的半导体器件的制造方法的一种流程图；
图5A～图5E为根据本发明实施例一的半导体器件的制造方法的相关步骤形成的结构的剖视图；
图6A～图6E为根据本发明实施例二的半导体器件的制造方法的相关步骤形成的结构的剖视图；
图7为根据本发明实施例二的半导体器件的制造方法的一种流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
如前所述，现有工艺中，在3D finfet结构中当进行PMOS器件的选择性外延工艺后，在多晶硅顶部也出现外延硅锗，下面首先结合现有技术中的一种制造工艺来分析出现这种现象的原因。图3A～图3D为现有技术中一种半导体器件的制造方法的相关步骤形成的结构的剖视图。如图3A至图3D所示，在该方法中，首先如图3A所示，在半导体衬底300上形成隔离结构301、鳍片302、虚拟栅极结构303以及隔离层304，其中半导体衬底300包括用于形成NMOS器件的区域和用于形成PMOS器件的区域。接着，如图3B所示，在半导体衬底300上形成图形化的光刻胶层305，该光刻胶层305暴露用于形成PMOS器件的源漏极的区域。接着，如图3C所示，以所述图形化的光刻胶层305为掩膜刻蚀所述半导体衬底300，以形成用于形成PMOS器件源漏极凹槽(Recess)，在此过程中，对虚拟栅极结构303顶部附近的隔离层304产生损伤，使得该处变得脆弱(如图中虚线圈所示的虚拟栅极结构顶部角落区域)，这使得，在图3D中进行选择性外延生长时，在虚拟栅极结构顶部也出现外延生长，如图3D中306A所示。
如上所述PMOS器件的栅极结构在经过刻蚀后，顶部角落区域的介电层比较薄，外延生长时，SiGe就容易沿着针孔(Pin-hole)在栅极侧边生长。为了克服上述问题，本发明提出了一种半导体器件的制造方法，以防止在finFET结构上出现非选择性外延生长的问题，该方法通过向用于形成PMOS器件的区域注入离子，尤其是向虚拟栅极结构顶部角落区域注入离子，比如氮离子，氮离子注入后，PMOS栅极顶部角落区域的多晶硅部分转变为SixNy，增强了虚拟栅极结构顶部角落区域中的键合力，并提高了外延生长时的选择性，从而防止在虚拟栅极结构顶部角落区域出现非期望的外延生长。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
下面，参照图4以及图5A至图5E来具体描述本发明的一个实施例的一种半导体器件的制造方法。其中图4为根据本发明实施例一的半导体器件的制造方法的一种流程图；图5A～图5E为根据本发明实施例一的半导体器件的制造方法的相关步骤形成的结构的剖视图。
本发明实施例一的半导体器件的制造方法，包括如下步骤：
步骤S401，提供半导体衬底500，在所述半导体衬底500上形成隔离结构501、鳍片502和虚拟栅极结构503，形成的结构如图5A所示。
其中，半导体衬底500可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在本实施例中，半导体衬底500的构成材料选用单晶硅。此外，半导体衬底500包括用于形成NMOS器件的区域NFET和用于形成PMOS器件的区域PFET，该两个区域被隔离结构分隔。
隔离结构501和鳍片502通过构图半导体衬底500而形成，其中隔离结构和鳍片的数量根据需要进行设置，比如可形成一个或者更多个，在本实施例中，以形成两个鳍片为例进行说明。隔离结构501和鳍片502的形成可以通过适合的工艺包括光刻和刻蚀工艺，例如传统的反应离子蚀刻(RIE)工艺进行。一般而言，光刻工艺包括：首先在半导体衬底500上形成光致抗蚀剂层，接着使构图通过曝光转移到抗蚀剂上，然后进行曝光后的烘焙工艺，以及显影抗蚀剂从而形成掩膜层，然后将掩膜上的图形刻蚀到半导体衬底500。最后去除掩膜层。并用绝缘材料，比如PSG(掺磷硅玻璃)、BSG(掺硼硅玻璃)、BPSG(掺硼磷硅玻璃)等填充用于形成隔离结构的凹槽以形成隔离结构501和被隔离结构501分隔的鳍片502。
在本实施例中，示例性示出，用于形成NMOS器件的一个鳍片和用于形成PMOS器件的一个鳍片。
虚拟栅极结构503用于定义栅极的位置以及改善界面性能以利于后续金属栅极的沉积。虚拟栅极结构503可以采用各种合适的材料，比如多晶硅、无定形碳、SioC、Si-arc等材料。虚拟栅极503采用本领域常用的沉积、光刻、刻蚀等形成，在此不再赘述。示例性地，在本实施中，虚拟栅极结构503采用多晶硅构成。
可以理解的是，虚拟栅极结构503除了包括多晶硅以外，还可以包括界面层和/或介质层，比如二氧化硅层或氮氧化硅界面层，诸如HfO2的高K电介质材料，以及盖层和硬掩膜层中的一种或几种，图5A中出于简化目的，以虚拟栅极结构503统一表示这些材料层。
步骤S402，在半导体衬底500上形成图形化的光刻胶层504，并执行离子注入，如图5B所示。
光刻胶层504采用常用的正胶或负胶光阻材料，然后通过曝光、显影等操作图形化，以暴露用于形成PMOS器件的区域，而遮蔽用于形成NMOS器件的区域。然后以图形化的光刻胶层504为掩膜执行离子注入，即对用于形成PMOS器件的区域执行离子注入。优选地，在本实施例中，该离子注入以倾斜方式进行，即离子束相对晶圆以倾斜方式入射，即离子束相对半导体衬底/晶圆的倾斜角度优选地为15～60度，以便优选对虚拟栅极结构503的顶部角落区域(图中虚线所示区域)进行离子注入，以增强虚拟栅极结构503的顶部角落区域的键合力，增强其强度。示例性地，在本实施例中，注入离子为氮离子，注入能量为0.5～5Kev，注入剂量为3E14～5E15atom/cm2。
步骤S403，去除图形化的光刻胶层504，并执行退火工艺。
示例性，通过诸如氧等离子灰化方法去除图形化的光刻胶层504，并经表面清洗后执行退火工艺，以使注入离子与硅原子结合，形成更牢固的键合。比如当注入离子为氮离子时，通过执行退火工艺可以使注入的氮离子转变为Si-N键合，而Si-N键合的强度比Si-Si要高很多，这样，在后续刻蚀中Si-N键合不易损伤，并提高了外延生长的选择性，从而可以阻止其上进行外延生长。
所述退火工艺可以根据需要选择快速热退火或尖峰退火等工艺。示例性地，在本实施例中，退火工艺的温度为900～1250℃，退火时间为200毫秒～1.5秒。
步骤S404，形成覆盖所述半导体衬底500、隔离结构501、鳍片502、虚拟栅极结构503的隔离层505，以及图形化的光刻胶层506，所形成的结构如图5C所示。
隔离层505可以采用合适的材料，比如氮化硅，并通过常用的CVD(化学气相沉积)、ALD(原子层沉积)等工艺形成。光刻胶层506采用常用的正胶或负胶光阻材料，然后通过曝光、显影等操作图形化，以暴露用于形成PMOS器件源漏极的区域。
步骤S405，以所述图形化的光刻胶层506为掩膜，刻蚀所述隔离层505和鳍片502以形成用于形成PMOS器件源漏极的凹槽(recess)502A，所形成的结构如图5D所示。
示例性地，在本实施例中，以图形化的光刻胶层506为掩膜，采用合适的干法或湿法刻蚀工艺刻蚀所述隔离层505和鳍片502，以去除用于形成PMOS器件源漏极区域的隔离层、鳍片部分，从而形成用于形成PMOS器件源漏极的凹槽502A。
步骤S406，在用于形成PMOS器件源漏极的凹槽502A进行选择性外延工艺，以形成选择性外延硅锗507，作为PMOS器件的源漏极，形成的结构如图5E所示。
在所述隔离层505的限定下(即以隔离层505为掩膜)，执行选择性外延工艺形成选择性外延硅锗507，作为PMOS器件的源漏极。选择性外延工艺采用本领域常用方法进行，在此不再赘述。
至此完成了本实施半导体器件的所有步骤，可以理解的是，在上述步骤之前、之中或之后还可以包括其它步骤，比如隔离区、栅极间隙壁、虚拟栅极结构中多晶硅的去除、金属栅极的形成等，并且各步骤的顺序可以根据需要进行调整，其都涵盖在本发明中。
本实施例的半导体器件制造方法，在硅鳍上形成虚拟栅极结构后，对用于形成PMOS器件的区域执行离子注入，优选对用于形成PMOS器件的区域中的虚拟栅极结构顶部角落区域进行离子注入，以增强虚拟栅极结构顶部角落区域的键合力，这样在后续进行PMOS器件源漏极凹槽刻蚀时，可以避免虚拟栅极结构顶部角落区域受到损伤，进而避免后续选择性外延工艺中，在虚拟栅极结构顶部角度区域出现外延生长。
可以理解的是，虽然在本实施例的工艺在鳍片502上形成的是在后续工艺中被去除的虚拟栅极结构503，但是在其他实施方式，也可以在鳍片502上形成栅极结构，比如多晶硅栅，其同样可以采用本实施例的工艺，来避免在多晶硅栅上出现外延生长。
实施例二
下面，参照图6A至6E以及图7来具体描述本发明的一个实施例的一种半导体器件的制造方法。其中图6A～图6E为根据本发明实施例二的半导体器件的制造方法的相关步骤形成的结构的剖视图；图7为根据本发明实施例二的半导体器件的制造方法的一种流程图。
本发明实施例二的半导体器件的制造方法，包括如下步骤：
步骤S701，提供半导体衬底600，在所述半导体衬底600上形成隔离结构601、鳍片602、虚拟栅极结构603以及隔离层604，形成的结构如图6A所示。
其中，半导体衬底600可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在本实施例中，半导体衬底600的构成材料选用单晶硅。此外，半导体衬底500包括用于形成NMOS器件的区域NFET和用于形成PMOS器件的区域PFET，该两个区域被隔离结构分隔。
隔离结构601和鳍片602通过构图半导体衬底600而形成，其中隔离结构和鳍片的数量根据需要进行设置，比如可形成一个或者更多个，在本实施例中，以形成两个鳍片为例进行说明。隔离结构601和鳍片602的形成可以通过适合的工艺包括光刻和刻蚀工艺，例如传统的反应离子蚀刻(RIE)工艺进行。一般而言，光刻工艺包括：首先在半导体衬底600上形成光致抗蚀剂层，接着使构图通过曝光转移到抗蚀剂上，然后进行曝光后的烘焙工艺，以及显影抗蚀剂从而形成掩膜层，然后将掩膜上的图形刻蚀到半导体衬底600。最后去除掩膜层。并用绝缘材料，比如PSG、BSG、BPSG等填充用于形成隔离结构的凹槽以形成隔离结601和被隔离结构601分隔的鳍片602。
在本实施例中，示例性示出，用于形成NMOS器件的一个鳍片和用于形成PMOS器件的一个鳍片。
虚拟栅极结构603用于定义栅极的位置以及改善界面性能以利于后续金属栅极的沉积。虚拟栅极结构603可以采用各种合适的材料，比如多晶硅、无定形碳、SiOC(碳氧化硅)、Si-arc(基于硅的抗反射层)等材料。虚拟栅极603采用本领域常用的沉积、光刻、刻蚀等形成，在此不再赘述。示例性地，在本实施中，虚拟栅极结构603采用多晶硅构成。
可以理解的是，虚拟栅极结构603除了包括多晶硅以外，还可以包括界面层和/或介质层，比如二氧化硅层或氮氧化硅界面层，诸如HfO2的高K电介质材料，以及盖层和硬掩膜层中的一种或几种，图5A中出于简化目的，以虚拟栅极结构603统一表示这些材料层。
隔离层604可以采用合适的材料，比如氮化硅，并通过常用的CVD、ALD等工艺形成。
步骤S702，在半导体衬底600上形成图形化的光刻胶层605，形成的结构如图6B所示。
光刻胶层605采用常用的正胶或负胶光阻材料，然后通过曝光、显影等操作图形化，以暴露用于形成PMOS器件源漏极的区域，而遮蔽用于形成NMOS器件的区域。
步骤S703，以图形化的光刻胶层605为掩膜执行离子注入，如图6C所示。
如图6C所示，以图形化的光刻胶层605为掩膜执行离子注入，即对用于形成PMOS器件的区域执行离子注入。优选地，在本实施例中，该离子注入以倾斜方式进行，离子束相对半导体衬底/晶圆的倾斜角度为15～60度，以便优选对虚拟栅极结构603的顶部角落区域(图中虚线所示区域)进行离子注入，以增强虚拟栅极结构603的顶部角落区域的键合力，增强其强度。示例性地，在本实施例中，注入离子为氮离子，注入能量为0.5～5Kev，注入剂量为3E14～5E15atom/cm2。
步骤S704，以所述图形化的光刻胶层605为掩膜，刻蚀所述隔离层604和鳍片602以形成用于形成PMOS器件源漏极的凹槽(recess)602A，所形成的结构如图6D所示。
示例性地，在本实施例中，以图形化的光刻胶层604为掩膜，采用合适的干法或湿法刻蚀工艺刻蚀所述隔离层604和鳍片602，以去除用于形成PMOS器件源漏极区域的隔离层、鳍片部分，从而形成用于形成PMOS器件源漏极的凹槽602A。
步骤S705，去除图形化的光刻胶层605，并执行退火工艺。
示例性，通过诸如氧等离子灰化方法去除图形化的光刻胶层605，然后执行退火工艺，以使诸如离子与硅原子结合，形成更牢固的键合。比如当诸如离子为氮离子时，通过执行退火工艺可以使注入的氮离子转变为Si-N键合，而Si-N键合的强度比Si-Si要高很多，这样，在后续刻蚀中不易损伤，且可以阻止其上进行外延生长。
所述退火工艺可以根据需要选择快速热退火或尖峰退火等工艺。示例性地，在本实施例中，退火工艺的温度为900～1250℃，退火时间为200毫秒～1.5秒。
步骤S706，在用于形成PMOS器件源漏极的凹槽602A进行选择性外延工艺，以形成选择性外延硅锗606，作为PMOS器件的源漏极，形成的结构如图6E所示。
选择性外延工艺采用本领域常用方法进行，在此不再赘述。
至此完成了本实施半导体器件的所有步骤，可以理解的是，在上述步骤之前、之中或之后还可以包括其它步骤，比如隔离区、栅极间隙壁、虚拟栅极结构中多晶硅的去除、金属栅极的形成等，并且各步骤的顺序可以根据需要进行调整，其都涵盖在本发明中。
本实施例的半导体器件制造方法，在刻蚀形成用于形成PMOS器件源漏极的凹槽后，对用于新形成PMOS器件的区域执行离子注入，优选对用于形成PMOS器件的区域中的虚拟栅极结构顶部角落区域进行离子注入，以增强虚拟栅极结构顶部角落区域的键合力，这样在后续进行PMOS器件源漏极凹槽刻蚀时，可以避免虚拟栅极结构顶部角落区域受到损伤，进而避免后续选择性外延工艺中，在虚拟栅极结构顶部角度区域出现外延生长。
可以理解的是，虽然在本实施例的工艺在鳍片602上形成的是在后续工艺中被去除的虚拟栅极结构603，但是在其他实施方式，也可以在鳍片602上形成栅极结构，比如多晶硅栅，其同样可以采用本实施例的工艺，来避免在多晶硅栅上出现外延生长。
实施例三
本发明的另一个实施例提供一种半导体器件，其可以采用如上所述的方法制备。该半导体器件示例性包括半导体衬底，隔离结构、鳍片，以及在所述鳍片形成的PMOS器件和NMOS器件，其中PMOS器件的源漏极为选择性外延硅锗，其通过本发明实施例一或实施例二所述的方法形成。
实施例四
本发明的再一个实施例提供一种电子装置，包括半导体器件以及与所述半导体器件相连的电子组件。其中，该半导体器件为根据上述的半导体器件的制造方法所制得的半导体器件，或者为如上所述的半导体器件。
其中，该电子组件，可以为分立器件、集成电路等任何电子组件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。
本发明实施例的电子装置，由于使用了上述的半导体器件，因而同样具有上述优点。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (12)

1.一种半导体器件的制造方法，其特征在于，所述方法包括下述步骤：
提供半导体衬底，所述半导体衬底上具有用于形成PMOS器件的鳍片，以及位于所述鳍片上的栅极结构；
形成覆盖所述半导体衬底、所述鳍片和所述栅极结构的隔离层；
刻蚀所述隔离层以暴露用于形成PMOS器件源漏极的区域；
在所述用于形成PMOS器件源漏极的区域形成外延硅锗，作为PMOS器件的源漏极，
其中，在刻蚀所述隔离层以暴露用于形成PMOS器件源漏极的区域之前向用于形成PMOS器件的区域执行离子注入，以增强所述栅极结构顶部角落区域中的键合力。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，在提供半导体衬底，所述半导体衬底上具有用于形成PMOS器件的鳍片，以及位于所述鳍片上的栅极结构和形成覆盖所述半导体衬底、所述鳍片和所述栅极结构的隔离层之间向用于形成PMOS器件的区域执行所述离子注入。
3.根据权利要求1所述的半导体器件的制造方法，其特征在于，在形成覆盖所述半导体衬底、所述鳍片和所述栅极结构的隔离层b和刻蚀所述隔离层以暴露用于形成PMOS器件源漏极的区域c之间向用于形成PMOS器件的区域执行所述离子注入。
4.如权利要求1-3之一所述的半导体器件的制造方法，其特征在于，还包括下述步骤：
在执行所述离子注入后，执行退火工艺。
5.如权利要求4所述的半导体器件的制造方法，其特征在于，在执行所述离子注入时离子束以倾斜方式入射。
6.如权利要求5所述的半导体器件的制造方法，其特征在于，执行所述离子注入时离子束相对所述半导体衬底的倾斜角度为15～60度。
7.如权利要求4所述的半导体器件的制造方法，其特征在于，
执行所述离子注入时采用的离子为氮离子。
8.如权利要求4所述的半导体器件的制造方法，其特征在于，执行所述离子注入时离子注入能量为0.5～5Kev，注入剂量为3E14～5E15atom/cm2。
9.如权利要求4所述的半导体器件的制造方法，其特征在于，所述退火工艺的温度为900～1250℃，退火时间为200毫秒～1.5秒。
10.如权利要求1所述的半导体器件的制造方法，其特征在于，所述栅极结构为在后续工艺被去除的虚拟栅极结构。
11.一种通过如权利要求1-10之一所述的方法形成的半导体器件。
12.一种电子装置，其特征在于，包括如权利要求11所述的半导体器件以及与所述半导体器件相连接的电子组件。
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