CN102856257B - 半导体器件的形成方法 - Google Patents
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Abstract
一种半导体器件的形成方法，包括：提供衬底，所述衬底包括第一区域和第二区域；在衬底上形成分别位于第一区域的栅极结构及位于第二区域的栅极结构；形成第一侧墙及第二侧墙，所述第一侧墙覆盖第一区域的衬底表面、栅极结构两侧及表面，所述第二侧墙覆盖第二区域的衬底表面、栅极结构两侧及表面；图案化刻蚀所述第二侧墙及衬底，在所述第二侧墙两侧的衬底内形成开口，并在所述开口内形成外延层；其中，在形成所述外延层前，还包括对所述第一侧墙进行离子注入或离子掺杂工艺，以提高所述第一侧墙的密度。本发明通过离子注入或离子掺杂提高第一侧墙的密度，进而提高在同衬底上形成外延层时NMOS和PMOS的工艺选择比。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件的形成方法。
背景技术
众所周知，机械应力可以改变硅材料的能隙和载流子迁移率，最近，机械应力在影响MOSFET性能方面扮演了越来越重要的角色。如果可以适当控制应力，从而提高流子(n-沟道晶体管中的电子，p-沟道晶体管中的空穴)迁移率，提高驱动电流，因而应力可以较大地提高晶体管的性能。
以PMOS晶体管为例，首先在需要形成源区和漏区的区域形成外延层，如硅锗外延层，然后再进行掺杂形成PMOS晶体管的源区和漏区，形成硅锗外延层是为了引入硅和硅锗(SiGe)之间晶格失配形成的压应力，进一步提高压应力，提高晶体管的性能。
公开号为CN1011700060A的中国专利申请中提供了一种在源漏区域采用硅锗(SiGe)的PMOS晶体管的形成方法，其具体包括：在硅衬底上形成栅极结构；在所述栅极结构两侧形成侧墙；以所述侧墙为掩膜，在栅极结构两侧的硅衬底内形成开口；在所述开口进行选择性外延生长形成硅锗外延层；对所述硅锗外延层进行掺杂，以形成源区和漏区。
在所述半导体工艺制造过程中，常需要在一个衬底上同时形成PMOS晶体管和NMOS晶体管，以在PMOS晶体管中形成外延层为例，具体地包括：首先提供衬底，包括有PMOS区域和NMOS区域，所述衬底上分别对应形成有栅极结构；在所述栅极结构及衬底表面上形成侧墙，位于PMOS区域的侧墙是用于后续形成外延层的掩膜，位于NMOS区域的侧墙是为了保护NMOS的栅极结构及衬底，避免所述NMOS栅极结构及衬底暴露在后续外延层的形成环境中；去除PMOS区域的部分侧墙，以暴露出PMOS的衬底表面，并在所述PMOS的栅极结构两侧衬底内形成开口；通过外延生长工艺，在所述PMOS区域的开口内形成外延层。
但实际的外延层工艺后，不仅在PMOS区域形成有外延层，在NMOS区也可能同样形成有与PMOS区域的外延层同种材料的外延层，降低了半导体器件的可靠性。所以在形成外延层时，提高NMOS区域和PMOS区域的工艺选择比十分重要。
发明内容
本发明解决的问题是提供一种半导体器件的形成方法，提高形成外延层时NMOS和PMOS的选择比，进而提高半导体器件的可靠性。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：
提供衬底，所述衬底包括第一区域和第二区域；
在所述衬底表面形成分别位于第一区域的栅极结构及位于第二区域的栅极结构；
形成第一侧墙及第二侧墙，所述第一侧墙覆盖第一区域的衬底表面、栅极结构两侧及表面，所述第二侧墙覆盖第二区域的衬底表面、栅极结构两侧及表面；
图案化刻蚀所述第二侧墙及衬底，在所述第二侧墙两侧的衬底内形成开口，并在所述开口内形成外延层；
在形成所述外延层前，还包括对所述第一侧墙进行离子注入工艺或离子掺杂工艺，以提高所述第一侧墙的密度。
可选的，所述第一侧墙和第二侧墙均至少包括位于衬底表面的氧化层。
可选的，所述第一侧墙和第二侧墙还包括位于所述氧化层表面的氮化层。
可选的，通过沉积工艺或氧化工艺形成所述氧化层。
可选的，所述氧化层为氧化硅，所述氧化硅的前驱体为正硅酸乙酯。
可选的，对所述第一侧墙进行离子注入工艺或离子掺杂工艺的离子为氮离子。
可选的，所述离子注入或离子掺杂的能量范围为200ev～10kev，注入浓度或掺杂浓度范围为1E14/cm2～5E16/cm2。
可选的，形成所述第一侧墙及第二侧墙工艺包括：在所述衬底表面形成氧化层，对所述氧化层进行离子注入工艺或者离子掺杂工艺；图案化刻蚀所述氧化层，形成所述第一侧墙和第二侧墙，所述对第一侧墙进行离子注入工艺或者离子掺杂工艺为所述对氧化层进行离子注入工艺或者离子掺杂工艺。
可选的，形成所述第一侧墙及第二侧墙工艺包括：在所述衬底表面形成氧化层；在所述氧化层表面形成氮化层；对表面形成有氮化层的氧化层进行离子注入工艺或者离子掺杂工艺；图案化刻蚀所述氮化层和氧化层，形成所述第一侧墙和第二侧墙，所述对第一侧墙进行离子注入工艺或者离子掺杂工艺为所述对形成有氮化层的氧化层进行离子注入工艺或者离子掺杂工艺。
可选的，对所述第一侧墙进行离子注入或离子掺杂工艺后，还包括对所述第一侧墙进行退火工艺。
可选的，所述退火工艺参数包括：退火气体为氮气或者氮气和氧气的混合气体，退火气体流量为20slm～50slm，退火温度为800℃～1200℃，时间为500μS～120S，反应腔室压力为1Torr～800Torr。
可选的，若所述退火气体为氮气和氧气的混合气体，则所述氧气流量占混合气体的比例不高于10％。
可选的，所述第一区域为NMOS区，所述第二区域为PMOS区。
与现有技术相比，本发明具有以下优点：
形成所述外延层前，对所述第一侧墙进行离子注入工艺或离子掺杂工艺，以提高所述第一侧墙的密度，进而降低第一侧墙的刻蚀率及刻蚀损伤，提高所述第一侧墙对第一区域衬底的保护，避免因第一侧墙的损伤暴露出衬底表面而造成第一区域内形成有外延层，提高形成外延层时NMOS和PMOS的选择比，提高半导体器件的可靠性。
附图说明
图1～图8为本发明一实施例对应的半导体器件的形成方法的剖面结构示意图。
具体实施方式
发明人发现在形成外延层前，还需要对上述半导体器件进行一系列的干法刻蚀、湿法刻蚀或者清洗工艺，上述工艺会损伤位于NMOS区域的侧墙，使得所述NMOS区域的侧墙变薄。变薄的侧墙对栅极结构及衬底将不能起到较佳的保护作用，甚至造成NMOS的栅极结构和衬底暴露在后续的PMOS外延层生长环境中，降低NMOS器件的可靠性。同样地，若形成NMOS的外延层时，变薄的侧墙对栅极结构及衬底将不能起到较佳的保护作用，甚至造成PMOS的栅极结构和衬底暴露在后续的NMOS外延层生长环境中，降低PMOS器件的可靠性。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：
提供衬底，所述衬底包括第一区域和第二区域；
在所述衬底表面形成分别位于第一区域的栅极结构及位于第二区域的栅极结构；
形成第一侧墙及第二侧墙，所述第一侧墙覆盖第一区域的衬底表面、栅极结构两侧及表面，所述第二侧墙覆盖第二区域的衬底表面、栅极结构两侧及表面；
图案化刻蚀所述第二侧墙及衬底，在所述第二侧墙两侧的衬底内形成开口，并在所述开口内形成外延层；其中，在形成所述外延层前，还包括对所述第一侧墙进行离子注入工艺或离子掺杂工艺，以提高所述第一侧墙的密度。
为了使本领域技术人员更好的理解本发明，下面结合附图以及具体实施例详细说明本发明一个实施例的半导体器件的形成方法。
如图1所示，首先提供衬底010，所述衬底010内形成有隔离结构020。所述衬底010可以是硅基底，隔离结构020可以是氧化硅浅沟槽隔离结构。所述衬底010包括有第一区域1和第二区域2，并通过隔离结构020进行电隔离。本实施例中，所述第一区域1为NMOS区域，第二区域2为PMOS区域。本图仅示出了相邻的两个区域，作为其他实施例，所述PMOS区域和NMOS区域还可以为非相邻的两个区域，所述PMOS区域或NMOS区域还可以为2个或2个以上的其他数目。
继续参考图1，所述衬底010表面上还形成有栅极结构，包括位于第一区域1的衬底010表面的栅介质层031和位于所述栅介质层031上的栅极041，及位于第二区域2衬底表面的栅介质层032和位于所述栅介质层032上的栅极042。所述栅介质层031及032的材料可以是氧化硅，所述栅极041及042的材料可以是掺杂多晶硅、金属、金属硅化物或其他导电材料。
进一步地，在所述栅极结构两侧形成辅助侧墙(未图示)，以所述辅助侧墙为掩膜，对所述衬底010进行离子掺杂，以在所述栅极结构两侧的衬底010内形成轻掺杂区(未图示)。
如图2所示，在所述栅极结构及衬底010表面形成氧化层110，所述氧化层110覆盖所述第一区域1和第二区域2的栅极结构及衬底010表面。所述氧化层110为氧化硅或其他氧化物。形成所述氧化层110的方法可以为氧化法或者为沉积法。所述氧化层110的厚度范围为
本实施例中的氧化层110为氧化硅，所述氧化硅的前驱体为正硅酸乙酯。
本实施例中，所述氧化层110的前驱体为由沉积方法形成的正硅酸乙酯(TEOS)。采用沉积工艺，使得形成的所述正硅酸乙酯的形状及厚度较易于控制，提高半导体器件的可靠性。所述沉积方法包括低压化学气相沉积法、常压化学气相沉积法或等离子体辅助化学气相沉积法之一。
如图3所示，对所述氧化层110进行离子注入工艺(IonImplantion)或离子掺杂工艺(PlasmaDoping)。其中，所述离子注入工艺具有良好的方向性，所述离子掺杂工艺具有良好的离子掺杂均匀性。
具体地，所述注入或掺杂的离子为氮离子，所述离子注入或离子掺杂的能量范围为200ev～10kev，掺杂浓度范围为1E14/cm2～5E16/cm2。
通过上述离子注入或掺杂工艺后，所述氧化层110的密度得到提高，降低所述氧化层110的刻蚀率及刻蚀损伤，提高所述氧化层110对第一区域1衬底010的保护，避免因氧化层110的损伤暴露出衬底010表面而造成第一区域1内形成有外延层，提高形成外延层时NMOS和PMOS的选择比，进而提高半导体器件的可靠性。
以本实施例中前驱体为正硅酸乙酯的氧化层110为例，未进行所述离子注入或离子掺杂的氧化层110的刻蚀速率为对所述氧化层110进行离子掺杂后，所述氧化层110的刻蚀速率为作为一个实施例，未进行所述离子注入或离子掺杂的氧化层110的刻蚀速率为对所述氧化层110进行离子注入或离子掺杂后，所述氧化层110的刻蚀速率为
对所述氧化层110进行离子注入或离子掺杂工艺后，还包括对所述氧化层110进行退火工艺，以激活所述氧化层110内的掺杂离子。退火气体为氮气或者氮气和氧气的混合气体，退火气体流量为20slm～50slm，退火温度为800℃～1200℃，时间为500μS～120S，反应腔室压力为1Torr～800Torr。
如图4所示，在所述氧化层110表面形成氮化层120。所述氮化层120的厚度范围为
形成所述氮化层120的作用是使得后续的刻蚀工艺可以停止在所述氮化层120和氧化层110的界面处，防止过度刻蚀而损伤氧化层110及氧化层110覆盖的栅极结构及衬底010。
进一步地，也可以选择性在形成有所述氮化层120后，对形成有所述氮化层的氧化层进行离子注入工艺或者离子掺杂工艺，以提高所述氧化层110的密度。
如图5所示，图案化刻蚀所述氮化层120及氧化层110，形成位于第一区域1的第一侧墙，及位于第二区域的第二侧墙。其中，所述第一侧墙包括位于第一区域1衬底表面的氧化层111及位于所述氧化层111表面的氮化层121；所述第二侧墙包括位于第二区域2衬底表面的氧化层112及位于所述氧化层112表面的氮化层122。其中，所述氮化层121与所述氮化层122均仅位于对应的氧化层111和氧化层112的两侧。
其中，第一侧墙用于对所述第一区域的栅极结构及衬底进行保护，避免所述栅极结构及衬底在后续外延生长环境下受到损伤。
作为其他实施例，可以略去形成所述氮化层，直接对氧化层进行图案化刻蚀，形成位于第一区域1的第一侧墙及位于第二区域2的第二侧墙，所述第一侧墙及第二侧墙仅包括氧化层。
所述第一侧墙及第二侧墙的宽度范围为15nm～20nm。本实施例中，所述第一侧墙及第二侧墙的宽度为20nm。作为其他实施例，侧墙宽度可以根据实际的工艺要求而设定。
在第一区域1和第二区域2的衬底表面，因为氮化层作为刻蚀停止层，所述第一侧墙包括保留在衬底表面的氧化层111，所述第二侧墙包括保留在衬底表面的氧化层112。作为其他实施例，还可以保留有部分的氮化层。
本实施例中，所述隔离结构020表面的氧化层及氮化层完全被刻蚀，作为其他实施例，还可以在所述隔离结构上保留有部分的氧化层及氮化层。
如图6所示，对所述第一侧墙进行离子注入工艺或离子掺杂工艺，以更进一步通过离子注入或离子掺杂以提高氧化层111的密度，降低所述氧化层110的刻蚀率及刻蚀损伤，提高所述氧化层110对第一区域1衬底010的保护，避免因氧化层110的损伤暴露出衬底010表面而造成第一区域1内形成有外延层，提高形成外延层时NMOS和PMOS的选择比，提高半导体器件的可靠性。
本图示出的离子注入工艺或离子掺杂工艺也在第二区域2的第二侧墙进行，作为其他实施例，所述离子注入工艺或离子掺杂工艺可以选择性地仅对第一区域1的第一侧墙进行。其中，所述离子注入工艺具有良好的方向性，所述离子扩散工艺具有良好的离子掺杂的均匀性。
具体地，所述注入或掺杂的离子为氮离子，所述离子注入或掺杂的能量范围为200ev～10kev，注入或掺杂浓度范围为1E14/cm2～5E16/cm2。
对所述第一侧墙进行离子注入工艺或离子掺杂工艺后，还包括对所述第一侧墙进行退火工艺，以激活所述第一侧墙内的注入或掺杂的离子。所述退火工艺参数包括：退火气体为氮气或者氮气和氧气的混合气体，退火气体流量为20slm～50slm，退火温度为800℃～1200℃，时间为500μS～120S，反应腔室压力为1Torr～800Torr。
如图7所示，形成图案化的光刻胶层200，并以所述图案化的光刻胶层200为掩模，对所述衬底010进行刻蚀，在所述第二区域2内形成开口。所述开口位于所述第二区域2的栅极结构两侧。后续将在所述开口内形成源区和漏区。所述开口采用等离子刻蚀方法形成。
进一步地，在进行后续的外延工艺前，需要将上述结构在酸槽内进行清洗处理，以去除位于开口内的颗粒和有机物。所述清洗处理会对第一侧墙的氧化层造成损伤，因为本实施例中所述氧化层111的密度较高，可以降低清洗对氧化层111的损伤。
如图8所示，去除光刻胶层200，在所述第二区域2的开口内形成外延层130。作为一个实施例，通过选择性外延生长工艺，在所述开口内形成外延层130，所述外延层130的厚度范围为本实施例中，所述外延层130厚度为所述外延层130可以为硅锗外延层、硅锗硼外延层、硅碳外延层或硅碳磷外延层之一。本实施例中，所述外延层130为硅锗外延层。
其中，所述选择性外延生长的腔室压强范围为1～20torr，温度范围为550～800℃。所述选择性外延生长的反应气体至少包含有含硅气体和含锗气体。优选地，所述腔室压强为10torr，温度为600℃。
上述含硅气体的总流量范围为30sccm～300sccm。所述含锗气体的流量范围为5sccm～500sccm。所述反应气体中的含硅气体为硅甲烷、硅乙烷或二氯硅甲烷，所述含锗气体包括锗烷。本实施例中，所述含硅气体的总流量为200sccm，所述含锗气体的流量为300sccm。
进一步地，所述反应气体还可以包含有氯化氢或氢气，或者同时含有氯化氢和氢气，所述氯化氢气体的流量范围为50～200sccm，所述氢气的流量范围为5～50slm。本实施例中，所述氯化氢气体的流量为100sccm，所述氢气的流量为30slm。
其中，所述反应气体中加入氯化氢用以保证外延的选择性。因为在外延锗化硅生长过程中，只需要在开口的硅表面外延生长，其他介电层中不需要形成锗化硅，所以通过加入氯化氢可以避免在介质层上形成锗化硅，以加强形成的外延层的均匀性。
与现有技术相比，本发明具有以下优点：
形成所述外延层前，对所述第一侧墙进行离子注入工艺或离子掺杂工艺，以提高所述第一侧墙的密度，进而降低第一侧墙的刻蚀率及刻蚀损伤，提高所述第一侧墙对第一区域衬底的保护，避免因第一侧墙的损伤暴露出衬底表面而造成第一区域内形成有外延层，提高形成外延层时NMOS和PMOS的选择比，提高半导体器件的可靠性。
以上所述仅为本发明的具体实施例，为了使本领域技术人员更好的理解本发明的精神，然而本发明的保护范围并不以该具体实施例的具体描述为限定范围，任何本领域的技术人员在不脱离本发明精神的范围内，可以对本发明的具体实施例做修改，而不脱离本发明的保护范围。
Claims (8)
1.一种半导体器件的形成方法，其特征在于，包括：
提供衬底，所述衬底包括第一区域和第二区域；
在所述衬底表面形成分别位于第一区域的栅极结构及位于第二区域的栅极结构；
形成第一侧墙及第二侧墙，所述第一侧墙覆盖第一区域的衬底表面、栅极结构两侧及表面，所述第二侧墙覆盖第二区域的衬底表面、栅极结构两侧及表面；所述第一侧墙和第二侧墙均包括位于衬底表面的氧化层以及位于所述氧化层表面的氮化层；
形成所述第一侧墙及第二侧墙工艺包括：在所述衬底表面形成氧化层；对所述氧化层进行离子注入工艺；在所述氧化层表面形成氮化层；对形成有所述氮化层的氧化层进行离子注入工艺；图案化刻蚀所述氧化层和氮化层，形成所述第一侧墙和第二侧墙，氮化层仅位于对应的氧化层的两侧；
图案化刻蚀所述第二侧墙及衬底，在所述第二侧墙两侧的衬底内形成开口，并在所述开口内通过选择性外延工艺形成外延层；
在形成所述外延层前，还包括：对至少包括位于衬底表面的氧化层的所述第一侧墙进行离子注入工艺，以提高所述第一侧墙的密度；
三次所述离子注入工艺的离子为氮离子。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，通过沉积工艺或氧化工艺形成所述氧化层。
3.如权利要求1所述的半导体器件的形成方法，其特征在于，所述氧化层为氧化硅，所述氧化硅的前驱体为正硅酸乙酯。
4.如权利要求1所述的半导体器件的形成方法，其特征在于，所述离子注入的能量范围为200ev～10kev，注入浓度范围为1E14/cm2～5E16/cm2。
5.如权利要求1所述的半导体器件的形成方法，其特征在于，对所述第一侧墙进行离子注入后，还包括对所述第一侧墙进行退火工艺。
6.如权利要求5所述的半导体器件的形成方法，其特征在于，所述退火工艺参数包括：退火气体为氮气或者氮气和氧气的混合气体,退火气体流量为20slm～50slm,退火温度为800℃～1200℃,时间为500μS～120S，反应腔室压力为1Torr～800Torr。
7.如权利要求6所述的半导体器件的形成方法，其特征在于，若所述退火气体为氮气和氧气的混合气体，则所述氧气流量占混合气体的比例不高于10％。
8.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一区域为NMOS区，所述第二区域为PMOS区。
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|---|---|
| CN (1) | CN102856257B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106898544A (zh) * | 2015-12-17 | 2017-06-27 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法和电子装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103354208B (zh) * | 2013-05-20 | 2016-01-06 | 泰科天润半导体科技（北京）有限公司 | 一种碳化硅沟槽型jfet的制作方法 |
| CN106558494B (zh) * | 2015-09-29 | 2019-05-28 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| CN107591398A (zh) * | 2016-07-06 | 2018-01-16 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN109817524B (zh) * | 2017-11-22 | 2022-02-15 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN110010683B (zh) * | 2018-01-04 | 2022-03-18 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN113764349B (zh) * | 2021-09-07 | 2023-09-05 | 长江存储科技有限责任公司 | 半导体器件的制造方法 |
| CN114361164A (zh) * | 2022-01-12 | 2022-04-15 | 长鑫存储技术有限公司 | 半导体结构及其制造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7381622B2 (en) * | 2006-03-31 | 2008-06-03 | Advanced Micro Devices, Inc. | Method for forming embedded strained drain/source regions based on a combined spacer and cavity etch process |
| CN102087965A (zh) * | 2009-12-04 | 2011-06-08 | 中芯国际集成电路制造(上海)有限公司 | 形成栅极结构侧墙的方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7432167B2 (en) * | 2007-01-10 | 2008-10-07 | United Microelectronics Corp. | Method of fabricating a strained silicon channel metal oxide semiconductor transistor |
-
2011
- 2011-07-01 CN CN201110183230.2A patent/CN102856257B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7381622B2 (en) * | 2006-03-31 | 2008-06-03 | Advanced Micro Devices, Inc. | Method for forming embedded strained drain/source regions based on a combined spacer and cavity etch process |
| CN102087965A (zh) * | 2009-12-04 | 2011-06-08 | 中芯国际集成电路制造(上海)有限公司 | 形成栅极结构侧墙的方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106898544A (zh) * | 2015-12-17 | 2017-06-27 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法和电子装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102856257A (zh) | 2013-01-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |