CN114361164A - 半导体结构及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 81
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 41
- 239000010410 layer Substances 0.000 claims abstract description 360
- 239000000758 substrate Substances 0.000 claims abstract description 126
- 239000011241 protective layer Substances 0.000 claims abstract description 49
- 238000000034 method Methods 0.000 claims description 70
- 238000005530 etching Methods 0.000 claims description 55
- 239000000463 material Substances 0.000 claims description 48
- 238000005137 deposition process Methods 0.000 claims description 29
- 238000002955 isolation Methods 0.000 claims description 24
- 125000006850 spacer group Chemical group 0.000 claims description 20
- 150000004767 nitrides Chemical class 0.000 claims description 13
- 230000000717 retained effect Effects 0.000 claims description 8
- 238000000151 deposition Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000008021 deposition Effects 0.000 description 5
- 239000012495 reaction gas Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
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- Power Engineering (AREA)
- Non-Volatile Memory (AREA)
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Abstract
本公开提供一种半导体结构及其制造方法，其中，半导体结构包括：衬底；器件结构，覆盖部分衬底的顶面；侧墙，覆盖器件结构的侧壁，侧墙包括至少一层层叠结构；保护层，覆盖器件结构顶面和衬底暴露出来的顶面；其中，每层层叠结构包括第一绝缘层和第二绝缘层；第一绝缘层和衬底之间的距离与第二绝缘层和衬底之间的距离不同。本公开的技术方案，在防止衬底的表面形成凹口的同时，还能够保证器件结构的完整性，提高半导体结构的质量和性能。
Description
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构及其制造方法。
背景技术
在动态随机存储器领域，其中半导体工艺制造过程中，在一些器件结构(如栅极)的侧壁形成侧墙后，在去除侧墙时会在器件结构与衬底的连接处以外的范围内形成凹口，这个凹口会使结深变深，因此不利于浅结的形成，从而影响半导体器件性能。
发明内容
以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开提供一种半导体结构及其制造方法。
本公开的第一方面提供一种半导体结构，所述半导体结构包括：
衬底；
器件结构，覆盖部分所述衬底的顶面；
侧墙，覆盖所述器件结构的侧壁，所述侧墙包括至少一层层叠结构；
保护层，覆盖所述器件结构顶面和所述衬底暴露出来的顶面；
其中，每层所述层叠结构包括第一绝缘层和第二绝缘层；所述第一绝缘层和所述衬底之间的距离与所述第二绝缘层和所述衬底之间的距离不同。
根据本公开的一些实施例，所述侧墙包括至少三层层叠结构，所述保护层包括至少一层第一绝缘层。
根据本公开的一些实施例，所述保护层中的第一绝缘层与所述侧墙的层叠结构中的第一绝缘层一一对应连接。
根据本公开的一些实施例，所述保护层与所述侧墙的连接位置处呈阶梯状。
根据本公开的一些实施例，每层所述层叠结构中，所述第一绝缘层的厚度小于或等于2纳米；和/或，所述第二绝缘层的厚度小于或等于1纳米。
根据本公开的一些实施例，每层所述层叠结构中的所述第一绝缘层靠近所述衬底，每层所述层叠结构中所述第二绝缘层远离所述衬底。
根据本公开的一些实施例，所述第一绝缘层材料与所述第二绝缘层材料的选择刻蚀比的范围为0.8至1.2。
根据本公开的一些实施例，所述第一绝缘层材料为氧化层，所述第二绝缘层为氮化层。
根据本公开的一些实施例，所述半导体结构还包括：
隔离层，所述隔离层覆盖所述保护层和所述侧墙。
本公开的第二方面提供一种半导体结构的制造方法，所述方法包括：
提供衬底，在所述衬底上方形成器件结构；
沉积工艺，在所述器件结构的侧壁和顶面，以及所述衬底的暴露出来的顶面形成层叠结构，所述层叠结构包括第一绝缘层和第二绝缘层，所述第一绝缘层靠近所述衬底，所述第二绝缘层远离所述衬底；刻蚀工艺，去除位于所述器件结构顶面和所述衬底顶面的所述第二绝缘层；
至少依序进行一次所述沉积工艺和所述刻蚀工艺，位于所述器件结构的侧壁的所述层叠结构被保留，形成具有至少一层层叠结构的侧墙；位于所述器件结构顶面和所述衬底顶面的第一绝缘层被保留，形成保护层。
根据本公开的一些实施例，多次依序进行所述沉积工艺和所述刻蚀工艺，在所述器件结构的侧壁形成具有至少三层层叠结构的侧墙；在所述器件结构顶面和所述衬底顶面形成具有至少一层第一绝缘层的保护层。
根据本公开的一些实施例，形成的所述侧墙的顶部和底部均呈阶梯状。
根据本公开的一些实施例，所述制造方法还包括：
选择满足预设刻蚀选择比的所述第一绝缘层材料和所述第二绝缘层材料形成所述层叠结构，所述预设刻蚀选择比的范围为0.8至1.2。
根据本公开的一些实施例，每层所述层叠结构中，所述第一绝缘层的厚度小于或等于2纳米；和/或，所述第二绝缘层的厚度小于或等于1纳米。
根据本公开的一些实施例，所述第一绝缘层材料为氧化层，所述第二绝缘层为氮化层。
根据本公开的一些实施例，所述制造方法还包括：
形成隔离层，所述隔离层覆盖所述保护层和所述侧墙。
本公开实施例所提供的半导体结构及其制造方法中，通过至少依序进行一次沉积工艺以及刻蚀工艺，以在器件结构的侧壁形成侧墙的同时，还在衬底顶面以及器件结构顶面形成保护层，以在后续工艺中对侧墙进行去除或者减薄时，对衬底的表面以及器件结构的顶面形成保护，在防止在衬底的表面形成凹口的同时，还能够保证器件结构的完整性，提高半导体结构的质量和性能。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。
图1是根据一示例性实施例示出的半导体结构的结构示意图。
图2是根据一示例性实施例示出的半导体结构的结构示意图。
图3是根据一示例性实施例示出的半导体结构的制造方法的流程图。
图4是根据一示例性实施例示出的半导体结构的制造方法的流程图。
图5是根据一示例性实施例示出的半导体结构的制造方法的流程图。
图6是根据一示例性实施例示出的半导体结构的制造方法中提供的衬底的结构示意图。
图7是根据一示例性实施例示出的半导体结构的制造方法中形成栅极氧化层后的结构示意图。
图8是根据一示例性实施例示出的半导体结构的制造方法中形成栅极层后的结构示意图。
图9是根据一示例性实施例示出的半导体结构的制造方法中形成器件结构的结构示意图。
图10是根据一示例性实施例示出的半导体结构的制造方法中形成第一绝缘层的结构示意图。
图11是根据一示例性实施例示出的半导体结构的制造方法中形成第一层层叠结构后的结构示意图。
图12是根据一示例性实施例示出的半导体结构的制造方法中形成隔离层后的结构示意图。
图13是根据一示例性实施例示出的半导体结构的制造方法中形成第二层层叠结构后的结构示意图。
图14是根据一示例性实施例示出的半导体结构的制造方法中形成第层叠结构和第二保护层后的结构示意图。
图15是根据一示例性实施例示出的半导体结构的制造方法中形成第三层层叠结构后的结构示意图。
图16是根据一示例性实施例示出的半导体结构的制造方法中形成隔离层后的结构示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
本公开示例性的实施例中提供一种半导体结构，如图1所示，图1示出了根据本公开一示例性的实施例提供的半导体结构的结构示意图，参照图1所示，半导体结构包括衬底100、器件结构200、侧墙300以及保护层400。器件结构200设置在衬底100表面上，器件结构200覆盖部分衬底100的表面，未被器件结构200覆盖的部分暴露出衬底100的部分顶面，侧墙300位于器件结构200的两侧，并覆盖在器件结构200的两侧壁上，保护层400覆盖在器件结构顶面220和暴露出来的衬底顶面101。
如图6所示，衬底100作为器件结构200的支撑部件，用于支撑设在其上的其他部件。其中，衬底100可以由半导体材料制成，半导体材料可以为硅、锗、硅锗化合物以及硅碳化合物中的一种或者多种。衬底100内还可以包括晶体管字线(Wordline)及位线(Bitline)等(图中未示出)。
如图1所示，参照图9，器件结构200覆盖衬底100的部分表面，器件结构200的侧壁210可以垂直于衬底100的表面设置，器件结构顶面220平行于衬底100的表面设置，未被器件结构200覆盖的衬底顶面101暴露出来，保护层400覆盖在器件结构顶面220以及衬底顶面101的表面。
如图1和图2所示，侧墙300包括至少一层层叠结构，侧墙300可以由一层层叠结构形成，还可以由多层层叠结构形成。
如图1所示，参照图11，层叠结构30包括第一绝缘层310和第二绝缘层320，层叠结构30中的第一绝缘层310靠近衬底100的表面，第二绝缘层320覆盖在第一绝缘层310的表面，远离衬底100的表面。因此，第一绝缘层310和衬底100之间形成的距离，与第二绝缘层320和衬底100之间形成的距离不同，在本实施例中，第一绝缘层310距离衬底100的距离，小于第二绝缘层距离衬底100的距离。
在示例性实施方式中，第一绝缘层可以是由氧化物材料制成的氧化层，例如氧化物层，第二绝缘层可以是由氮化物材料制成的氮化层，例如氮化物层。
如图1或者图2所示，在本实施方式中，本公开所提供的半导体结构，在器件结构的侧壁210形成侧墙300的同时，并且在保留衬底顶面101以及器件结构顶面220形成保护层，以在后续工艺中对侧墙300进行去除或者减薄时，对衬底顶面101以及器件结构顶面220形成保护，不仅能够防止在衬底表面形成凹口，还能够保证器件结构的完整性，提高半导体结构的质量和性能。
在示例性实施方式中，如图2所示，侧墙300包括至少三层层叠结构，侧墙300中的每层层叠结构包括第一绝缘层的第一部分和第二绝缘层的第一部分。如图2所示，为了便于图示，侧墙300表现为三层层叠结构，侧墙300分别由第一层叠结构300a、第二层叠结构300b以及第三层叠结构300c形成，但这并不作为对侧墙的限定。其中，第一层叠结构300a由第一层层叠结构中的第一绝缘层的第一部分310a和第二绝缘层的第一部分320a形成，第二层叠结构300b由第二层层叠结构中的第一绝缘层的第一部分310b和第二绝缘层的第一部分320b形成，第三层叠结构300c由第三层层叠结构中的第一绝缘层的第一部分310c和第二绝缘层的第一部分320c形成。
如图1所示，参照图2，保护层400由层叠结构中的第一绝缘层形成，侧墙300由至少一层层叠结构形成，当侧墙300由一层层叠结构形成时，如图1所示，保护层400由一层层叠结构中，分别位于器件结构顶面220的第一绝缘层的第二部分311a，以及位于衬底顶面101的第一绝缘层的第三部分312a形成。如图2所示，当侧墙300由多层层叠结构形成时，保护层400也由多层第一绝缘层形成，保护层400由第一保护层400a、第二保护层400b以及第三保护层400c形成。第一保护层400a、第二保护层400b以及第三保护层400c均由层叠结构中的部分第一绝缘层形成。
在示例性实施例中，如图2所示，第一保护层400a由第一层层叠结构中的第一绝缘层的第二部分311a和第一绝缘层的第三部分312a形成，第二保护层400b由第二层层叠结构中的第一绝缘层的第二部分311b和第一绝缘层的第三部分312b形成，第三保护层400c由第三层层叠结构中的第一绝缘层的第二部分311c和第一绝缘层的第三部分312c形成。
如图1或者图2所示，侧墙300与保护层400相互连接，侧墙300由层叠结构形成，保护层400由层叠结构中的第一绝缘层形成，使得形成侧墙300的每层层叠结构中的第一绝缘层与形成保护层400的第一绝缘层一一对应连接。
参照图2所示，第一层叠结构300a中的第一绝缘层与形成第一保护层400a的第一绝缘层连接，即第一层叠结构300a中的第一绝缘层的第一部分310a，与第一绝缘层的第二部分311a以及第一绝缘层的第三部分312a连接；第二层叠结构300b中的第一绝缘层与形成第二保护层400b的第一绝缘层连接，即第二层叠结构300b中的第一绝缘层的第一部分310b，与第一绝缘层的第二部分311b以及第一绝缘层的第三部分312b连接；第三层叠结构300c中的第一绝缘层与形成第三保护层400c的第一绝缘层连接，即第三层叠结构300c中的第一绝缘层的第一部分310c，与第一绝缘层的第二部分311c以及第一绝缘层的第三部分312c连接。
如图2所示，侧墙300与保护层400之间相互连接，在垂直于衬底100的方向，在侧墙300结构中，每次层叠结构中的第二绝缘层的第一部分的高度，与该层叠结构中的第一绝缘层的第一部分的高度齐平，使得在保护层与侧墙的连接位置处呈现出逐渐向上的阶梯状。
如图2所示，为了控制侧墙300的厚度情况，形成侧墙300的每层层叠结构中，第一绝缘层的厚度控制在小于或等于2纳米的范围内；第二绝缘层的厚度控制在小于或等于1纳米的范围内，可以根据实际需求，单独对第一绝缘层或者第二绝缘层的沉积厚度进行控制，也可以同时对第一绝缘层和第二绝缘层的沉积厚度进行控制。
由于在形成侧墙和保护层的过程中，所选择的反应气体材料很有可能对第一绝缘层和第二绝缘层均具有刻蚀作用，因此，可以选择满足选择刻蚀比在一定范围内的第一绝缘层材料和第二绝缘层材料形成层叠结构，第一绝缘层材料和第二绝缘层材料的选择刻蚀比可以控制在0.8至1.2范围内。
根据一个示例性实施例，本实施例的半导体结构的大部分内容和上述实施例相同，本实施例与上述实施例之间的区别之处在于，如图9所示，器件结构200包括栅极层20和栅极氧化层201，形成的器件结构200为栅极结构，其中，栅极层20包括多晶硅层202、金属钛层203、金属钨层204以及氮化物层205。
根据一个示例性实施例，本实施例的半导体结构的大部分内容和上述实施例相同，本实施例与上述实施例之间的区别之处在于，参照图12或图16，半导体结构还包括隔离层500，隔离层500覆盖保护层400和侧墙300的表面，作为介质层。隔离层可以由氧化物材料制成，例如氧化硅材料，在此不做具体限制。
在本实施方式中，本公开所提供的半导体结构，在衬底的上方形成栅极结构的半导体结构，通过依次进行沉积工艺以及刻蚀工艺，在栅极结构的侧壁形成侧墙的同时，还在栅极结构的顶面以及衬底的表面形成保护层，以在后续的刻蚀工艺中对栅极结构的顶面以及衬底顶面形成了保护，同时在保护层以及侧墙的表面形成隔离层，从而形成具有高质量的MOS器件结构的半导体结构。
本公开示例性的实施例中提供一种半导体结构的制造方法，如图3所示，图3示出了根据本公开一示例性的实施例提供的半导体结构的制造方法的流程图，图6-图12为半导体结构的制造方法的各个阶段的示意图，下面结合图6-图12对半导体结构的制造方法进行介绍。
如图3所示，本公开一示例性的实施例提供的一种半导体结构的制造方法，包括如下的步骤：
步骤S310：提供衬底。
如图6所示，衬底100作为器件结构200的支撑部件，用于支撑设在其上的其他部件。其中，衬底100可以由半导体材料制成，半导体材料可以为硅、锗、硅锗化合物以及硅碳化合物中的一种或者多种。
步骤S320：在衬底上方形成器件结构。
如图9所示，器件结构200覆盖衬底100的部分表面，未被器件结构200覆盖的衬底100的顶面101暴露出来。
步骤S330：沉积工艺，在器件结构的侧壁和顶面，以及衬底的暴露出来的顶面形成层叠结构，层叠结构包括第一绝缘层和第二绝缘层，第一绝缘层靠近衬底，第二绝缘层远离衬底。
如图11所示，可以通过可以采用原子层沉积工艺(Atomic Layer Deposition，ALD)、或者化学气相沉积工艺(Chemical Vapor Deposition，CVD)在器件结构的侧壁210、器件结构顶面220以及暴露出来的衬底顶面101形成至少一层层叠结构30，层叠结构30为多层膜结构。
结合图10和图11所示，可以通过沉积工艺，在器件结构的侧壁210、器件结构顶面220，以及暴露出来的衬底顶面101的表面，沉积第一绝缘层310，接着在第一绝缘层310表面沉积第二绝缘层320，从而形成层叠结构30。
如图11所示，由于是在衬底100以及器件结构200的表面，在先沉积的第一绝缘层310，在后沉积的第二绝缘层320，因此，形成的第一绝缘层310邻近衬底100，且与衬底100接触，在后形成的第二绝缘层320覆盖在第一绝缘层310的表面，且距离衬底100的表面的距离相对于第一绝缘层310距离衬底100的表面的距离较远。
在示例性实施方式中，层叠结构中的第一绝缘层材料为氧化层，氧化层可以由氧化物材料制成，例如氧化硅。层叠结构中的第二绝缘层为氮化层，氧化层可以由氮化物材料制成，例如氮化硅。
步骤S340：刻蚀工艺，去除位于器件结构顶面和衬底顶面的第二绝缘层。
如图11所示，参照图1，在形成一层层叠结构30后，可以通过刻蚀工艺对层叠结构30进行刻蚀，去除层叠结构30中的部分第二绝缘层，去除位于器件结构顶面220和衬底顶面101的上方的第二绝缘层，直至暴露出第一绝缘层停止刻蚀，以保留器件结构顶面220以及衬底顶面101上方的第一绝缘层。
步骤S350：至少依序进行一次沉积工艺和刻蚀工艺，位于器件结构的侧壁的层叠结构被保留，形成具有至少一层层叠结构的侧墙；位于器件结构顶面和衬底顶面的第一绝缘层被保留，形成保护层。
如图11所示，参照图1所示，在进行一次沉积工艺后形成一层层叠结构30，然后进行一次刻蚀工艺，以去除层叠结构30中位于器件结构顶面220上方的部分第二绝缘层，以及位于衬底顶面101上方的部分第二绝缘层，保留位于器件结构顶面220上方的第一绝缘层310的第二部分311a，以及位于衬底顶面101上方的第一绝缘层310的第三部分312a，形成保护层400，从而对器件结构顶面220以及衬底顶面110形成保护，从而防止衬底的表面形成凹口，同时保证器件结构的完整性。
在刻蚀工艺的过程中，同时还保留位于器件结构的侧壁210的层叠结构，如图1所示，被保留下来的第一绝缘层310的第一部分310a和第二绝缘层320的第一部分320a，形成侧墙300，从而对器件结构的侧壁210形成保护，从而防止器件结构在后续刻蚀工艺过程中被刻蚀，以保证半导体结构的完整性。
在本实施方式中，本公开所提供的半导体结构的制作方法，通过至少依序进行一次沉积工艺以及刻蚀工艺，在器件结构的侧壁形成侧墙的同时，将层叠结构中的第一绝缘层作为刻蚀停止层，保留在衬底顶面以及器件结构顶面，以形成保护层，以在后续工艺中对侧墙进行去除或者减薄时，对衬底的表面以及器件结构的顶面形成保护，在防止衬底的表面形成凹口的同时，还保证了器件结构的完整性，从而提高半导体结构的质量和性能。
本公开示例性的实施例中提供一种半导体结构的制造方法，如图4所示，图4示出了根据本公开另一示例性的实施例提供的半导体结构的制造方法的流程图，参照图2以及图6-图12为半导体结构的制造方法的各个阶段的示意图，下面结合图2以及图6-图12对半导体结构的制造方法进行介绍。本实施例中，以半导体结构中的器件结构为栅极结构为例进行的介绍，但本实施例并不以此为限。
步骤S410：提供衬底。
如图6所示，提供由半导体材料制成衬底100，半导体材料可以为硅、锗、硅锗化合物以及硅碳化合物中的一种或者多种。其中，提供的衬底100内还可以包括有源区(图中未示出)，栅极结构位于有源区的上方。
步骤S420：在衬底上方形成器件结构。
如图7所示，在衬底100的表面形成栅极氧化层201，栅极氧化层201可以由氧化物材料制成的材料层，例如氧化物层。在栅极氧化层201的表面形成栅极层20，栅极层20为多层膜结构。
如图8所示，可以在栅极氧化层201的表面依次沉积多晶硅层202、金属钛层203、金属钨层204以及氮化物层205，以形成栅极层20。
如图9所示，可以通过光刻工艺，在栅极层20的表面形成初始栅极形状，依次刻蚀部分栅极层20和部分栅极氧化层201，被保留的栅极层20和栅极氧化层201形成器件结构200，也即为栅极结构。
步骤S430：沉积工艺，在器件结构的侧壁和顶面，以及衬底的暴露出来的顶面形成层叠结构，层叠结构包括第一绝缘层和第二绝缘层，第一绝缘层靠近衬底，第二绝缘层远离衬底。
步骤S440：刻蚀工艺，去除位于器件结构顶面和衬底顶面的第二绝缘层。
步骤S450：至少依序进行一次沉积工艺和刻蚀工艺，位于器件结构的侧壁的层叠结构被保留，形成具有至少一层层叠结构的侧墙；位于器件结构顶面和衬底顶面的第一绝缘层被保留，形成保护层。
步骤S460：形成隔离层，隔离层覆盖保护层和侧墙。
本实施例的步骤S410、S430-S450和上述实施例步骤S310、S330-S350的实现方式相同，在此，不再赘述。
在本实施例的步骤S460中，如图12所示，可以通过沉积工艺在保护层400以及侧墙300的表面形成隔离层500，隔离层500完全覆盖保护层400以及侧墙300的表面，隔离层500可以作为形成介质层，隔离层500包括但不限于氧化物材料，例如氧化硅。隔离层500的厚度可以根据实际需求进行沉积，在此不做具体限定。
在本实施方式中，本公开所提供的半导体结构的制作方法，在衬底的上方形成栅极结构的半导体结构，通过依次进行沉积工艺以及刻蚀工艺，在栅极结构的侧壁形成侧墙的同时，还在栅极结构的顶面以及衬底的表面形成保护层，以在后续的刻蚀工艺中对栅极结构的顶面以及衬底顶面形成了保护，在保护层以及侧墙的表面形成隔离层，以便在后续工序中形成具有高质量的MOS器件结构的半导体结构。
本公开示例性的实施例中提供一种半导体结构的制造方法，如图5所示，图5示出了根据本公开另一示例性的实施例提供的半导体结构的制造方法的流程图，参照图2以及图7-图16为半导体结构的制造方法的各个阶段的示意图，下面结合图2以及图7-图16对半导体结构的制造方法进行介绍。
步骤S510：提供衬底。
步骤S520：在衬底上方形成器件结构。
步骤S530：沉积工艺，在器件结构的侧壁和顶面，以及衬底的暴露出来的顶面形成层叠结构，层叠结构包括第一绝缘层和第二绝缘层，第一绝缘层靠近衬底，第二绝缘层远离衬底。
步骤S540：刻蚀工艺，去除位于器件结构顶面和衬底顶面的第二绝缘层。
步骤S550：多次依序进行沉积工艺和刻蚀工艺，在器件结构的侧壁形成具有至少三层层叠结构的侧墙；在器件结构顶面和衬底顶面形成具有至少一层第一绝缘层的保护层。
步骤S560：形成隔离层，隔离层覆盖保护层和侧墙。
本实施例的步骤S510-S540和上述实施例步骤S410-S440的实现方式相同，在此，不再赘述。
如图1所示，通过依次进行第一次沉积工艺以及刻蚀工艺后，侧墙300可以只包含一层层叠结构，保护层400也可以只包括一层第一绝缘层。为了能够在后续工艺中形成预设厚度的侧墙，在本实施例中，在步骤S550中，可以通过多次依序进行的沉积工艺和刻蚀工艺，在器件结构的侧壁形成更多的层叠结构作为侧墙，以便后续工艺中对侧墙进行减薄，以形成满足要求的侧墙结构。
如图13所示，为了便于图示，将进行第一次沉积工艺和刻蚀工艺后，保留在器件结构的侧壁210的第一层层叠结构记为第一层叠结构300a，第一层叠结构300a包括第一层叠结构中的第一绝缘层310的第一部分310a和第二绝缘层320的第一部分320a；将保留在器件结构顶面220以及衬底顶面101的部分第一绝缘层作为第一保护层400a，第一保护层400a包括第一层层叠结构中的第一绝缘层的第二部分311a和第一绝缘层的第三部分312a。
如图13所示，可以进行第二次沉积工艺，以在第一层叠结构300a以及第一保护层400a的表面再形成一层层叠结构30，从而形成第二层层叠结构，第二次层叠结构覆盖在第一层叠结构300a以及第一保护层400a的表面。再次形成的层叠结构30包括第一绝缘层310和第二绝缘层320。在示例性实施方式中，第一绝缘层可以为氧化层，第二绝缘层可以为氮化层。
如图14所示，接着进行第二次刻蚀工艺，以去除第二层层叠结构中位于器件结构顶面220上方的第二绝缘层，直至暴露出器件结构200上方的第一绝缘层停止刻蚀；去除位于衬底顶面101上方的第二绝缘层，直至暴露出衬底上方的第一绝缘层停止刻蚀，从而保留器件结构顶面220以及衬底顶面101上方的部分第一绝缘层，形成了第二保护层400b。为了便于图示，第二保护层400b图示为两部分，分别为第二层层叠结构中的第一绝缘层的第二部分311b，以及第二层层叠结构中第一绝缘层的第三部分312b。
如图14所示，在第二次刻蚀工艺的过程中，还保留了位于器件结构的侧壁210处的部分第二层层叠结构，形成第二层叠结构300b，第二层叠结构300b由第二层层叠结构中的第一绝缘层的第一部分310b和第一绝缘层的第一部分320b形成。
如图15所示，可以继续进行第三次沉积工艺，以继续在第二层叠结构300b以及第二保护层400b的表面再形成一层层叠结构30，以形成第三层层叠结构，第三层层叠结构覆盖在第二层叠结构300b以及第二保护层400b的表面。
如图2所示，接着进行第三次刻蚀工艺，以去除第三层层叠结构中位于器件结构顶面220以及衬底顶面101上方的部分第二绝缘层，暴露出第一绝缘层后停止刻蚀，从而保留位于器件结构顶面220以及衬底顶面101上方的部分第一绝缘层，形成了第三保护层400c。为了便于图示，形成的第三保护层400c图示为两部分，分别是第三层层叠结构中的第一绝缘层的第二部分311c，以及第三层层叠结构中第一绝缘层的第三部分312c。
如图2所示，第一保护层400a、第二保护层400b以及第三保护层400c共同形成了较厚的保护层400，保护层400为具有多个第一绝缘层的多层膜结构。
继续参照图2，在第三次刻蚀工艺的过程中，还保留位于器件结构的侧壁210处的部分第三层层叠结构，形成第三层叠结构300c，第三层叠结构300c由第三层层叠结构中的第一绝缘层的第一部分310c和第一绝缘层的第一部分320c形成。第一层叠结构300a、第二层叠结构300以及第三层叠结构300c共同形成了较厚的侧墙300，从而形成了具有多层层叠结构的侧墙300。为了便于图示，如图2所示，侧墙300表现为三层层叠结构，但这并不作为对侧墙的限定，当然侧墙300还可以通过多次依序重复进行沉积工艺和刻蚀工艺，以形成更多的层，例如四层、五层、六层层叠结构。
如图16所示，在步骤S560中，在侧墙300以及保护层400的表面形成隔离层500，隔离层500覆盖在侧墙300和保护层400的表面，以形成介质层。
参照图2所示，经过多次依序进行沉积工艺和刻蚀工艺后，在器件结构200的两个侧面分别形成了侧墙300，在器件结构顶面220以及衬底顶面101形成了保护层400，侧墙300与保护层400连接在一起，由于在形成侧墙300以及保护层400的过程中，在每次去除层叠结构中的第二绝缘层时，位于衬底顶面101以及器件结构顶面220的每层层叠结构中的第一绝缘层均成作为刻蚀停止层被保留下来，从而对衬底顶面101以及器件结构顶面220形成了保护。同时在每次刻蚀工艺的过程中，还保留了位于器件结构的侧壁210的每一层层叠结构，使得形成的侧墙300的厚度大于保护层400的厚度，从而使得侧墙300与保护层400的连接位置处呈现出阶梯状。
为了能够控制形成的侧墙的厚度，可以在沉积工艺过程中，可以控制形成的层叠结构的层数，还可以控制每次形成的层叠结构的厚度。
在示例性实施方式中，参照图13或图15，在每一次通过沉积工艺形成层叠结构30的过程中，可以通过控制沉积的第一绝缘层310和第二绝缘层320的厚度，实现对层叠结构30的厚度的控制，从而控制形成侧墙以及保护层的厚度。在本实施例中，可以将第一绝缘层310的厚度控制在小于或等于2纳米的范围内；将第二绝缘层320的厚度控制在小于或等于1纳米的范围内。
在实际半导体结构制造的过程中，可以根据实际需求单独对第一绝缘层或者第二绝缘层的沉积厚度进行控制，也可以同时对第一绝缘层和第二绝缘层的沉积厚度进行控制。
在对侧墙的厚度进行控制的过程中，可能会将第一绝缘层和第二绝缘层的厚度控制在比较薄的范围内，由于在刻蚀工艺的过程中，选择的反应气体材料很可能对第一绝缘层材料和第二绝缘层材料均具有刻蚀作用，例如氧化层可以选用C4F6加Ar作为反应气体，氮化层可以选择CHF3/CF4再加Ar作为反应气体，而这些反应气体对氧化层和氮化层都会有刻蚀作用，因此，可以选择满足选择刻蚀比在一定范围内的第一绝缘层材料和第二绝缘层材料形成层叠结构，以防止在刻蚀第二绝缘层的过程中，误将第一绝缘层也刻蚀掉。例如将第一绝缘层材料和第二绝缘层材料的选择刻蚀比控制在0.8至1.2范围的内。
在其他实施例中，在刻蚀工艺的过程中，还可以通过其他控制手段选择性停止刻蚀，例如在刻蚀的过程中检测到由第二绝缘层材料变化到第一绝缘层材料时，停止刻蚀。还可以选用只能够刻蚀第二绝缘层材料，而对第一绝缘层材料无法刻蚀的材料作为反应气体。
在本实施方式中，本公开所提供的半导体结构的制作方法，可以通过多次依次进行沉积工艺以及刻蚀工艺，在器件结构的侧壁形成足够厚度侧墙，同时，还在器件结构的顶面以及衬底的表面形成足够厚度的保护层，以在后续的刻蚀工艺中对栅极结构的顶面以及衬底顶面形成了保护，从而提高半导体结构的质量和性能。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中，参考术语“实施例”、“示例性的实施例”、“一些实施方式”、“示意性实施方式”、“示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。
在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
在本公开的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
可以理解的是，本公开所使用的术语“第一”、“第二”等可在本公开中用于描述各种结构，但这些结构不受这些术语的限制。这些术语仅用于将第一个结构与另一个结构区分。
在一个或多个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的多个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本公开的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本公开。但正如本领域技术人员能够理解的那样，可以不按照这些特定的细节来实现本公开。
最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。
Claims (16)
1.一种半导体结构，其特征在于，所述半导体结构包括：
衬底；
器件结构，覆盖部分所述衬底的顶面；
侧墙，覆盖所述器件结构的侧壁，所述侧墙包括至少一层层叠结构；
保护层，覆盖所述器件结构顶面和所述衬底暴露出来的顶面；
其中，每层所述层叠结构包括第一绝缘层和第二绝缘层；所述第一绝缘层和所述衬底之间的距离与所述第二绝缘层和所述衬底之间的距离不同。
2.根据权利要求1所述的半导体结构，其特征在于，所述侧墙包括至少三层层叠结构，所述保护层包括至少一层第一绝缘层。
3.根据权利要求2述的半导体结构，其特征在于，所述保护层中的第一绝缘层与所述侧墙的层叠结构中的第一绝缘层一一对应连接。
4.根据权利要求3所述的半导体结构，其特征在于，所述保护层与所述侧墙的连接位置处呈阶梯状。
5.根据权利要求1至4任一所述的半导体结构，其特征在于，
每层所述层叠结构中，所述第一绝缘层的厚度小于或等于2纳米；和/或，所述第二绝缘层的厚度小于或等于1纳米。
6.根据权利要求5所述的半导体结构，其特征在于，每层所述层叠结构中的所述第一绝缘层靠近所述衬底，每层所述层叠结构中所述第二绝缘层远离所述衬底。
7.根据权利要求1所述的半导体结构，其特征在于，所述第一绝缘层材料与所述第二绝缘层材料的选择刻蚀比的范围为0.8至1.2。
8.根据权利要求7所述的半导体结构，其特征在于，所述第一绝缘层材料为氧化层，所述第二绝缘层为氮化层。
9.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：
隔离层，所述隔离层覆盖所述保护层和所述侧墙。
10.一种半导体结构的制造方法，其特征在于，所述方法包括：
提供衬底，在所述衬底上方形成器件结构；
沉积工艺，在所述器件结构的侧壁和顶面，以及所述衬底的暴露出来的顶面形成层叠结构，所述层叠结构包括第一绝缘层和第二绝缘层，所述第一绝缘层靠近所述衬底，所述第二绝缘层远离所述衬底；刻蚀工艺，去除位于所述器件结构顶面和所述衬底顶面的所述第二绝缘层；
至少依序进行一次所述沉积工艺和所述刻蚀工艺，位于所述器件结构的侧壁的所述层叠结构被保留，形成具有至少一层层叠结构的侧墙；位于所述器件结构顶面和所述衬底顶面的第一绝缘层被保留，形成保护层。
11.根据权利要求10所述的半导体结构的制造方法，其特征在于，
多次依序进行所述沉积工艺和所述刻蚀工艺，在所述器件结构的侧壁形成具有至少三层层叠结构的侧墙；在所述器件结构顶面和所述衬底顶面形成具有至少一层第一绝缘层的保护层。
12.根据权利要求11所述的半导体结构的制造方法，其特征在于，形成的所述侧墙的顶部和底部均呈阶梯状。
13.根据权利要求12所述的半导体结构的制造方法，其特征在于，所述制造方法还包括：
选择满足预设刻蚀选择比的所述第一绝缘层材料和所述第二绝缘层材料形成所述层叠结构，所述预设刻蚀选择比的范围为0.8至1.2。
14.根据权利要求10至13任一所述的半导体结构的制造方法，其特征在于，每层所述层叠结构中，所述第一绝缘层的厚度小于或等于2纳米；和/或，所述第二绝缘层的厚度小于或等于1纳米。
15.根据权利要求14所述的半导体结构的制造方法，其特征在于，所述第一绝缘层材料为氧化层，所述第二绝缘层为氮化层。
16.根据权利要求10所述的半导体结构的制造方法，其特征在于，所述制造方法还包括：
形成隔离层，所述隔离层覆盖所述保护层和所述侧墙。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210030238.3A CN114361164A (zh) | 2022-01-12 | 2022-01-12 | 半导体结构及其制造方法 |
| PCT/CN2022/080549 WO2023133999A1 (zh) | 2022-01-12 | 2022-03-14 | 半导体结构及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210030238.3A CN114361164A (zh) | 2022-01-12 | 2022-01-12 | 半导体结构及其制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN114361164A true CN114361164A (zh) | 2022-04-15 |
Family
ID=81109585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210030238.3A Pending CN114361164A (zh) | 2022-01-12 | 2022-01-12 | 半导体结构及其制造方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN114361164A (zh) |
| WO (1) | WO2023133999A1 (zh) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102856257B (zh) * | 2011-07-01 | 2015-11-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| CN102709167A (zh) * | 2012-06-21 | 2012-10-03 | 上海华力微电子有限公司 | 侧墙结构的制作方法 |
| US20140353733A1 (en) * | 2013-06-04 | 2014-12-04 | Global Foundries Inc. | Protection of the gate stack encapsulation |
-
2022
- 2022-01-12 CN CN202210030238.3A patent/CN114361164A/zh active Pending
- 2022-03-14 WO PCT/CN2022/080549 patent/WO2023133999A1/zh unknown
Also Published As
| Publication number | Publication date |
|---|---|
| WO2023133999A1 (zh) | 2023-07-20 |
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| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
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