CN110010683B - 半导体结构及其形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 152
- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 238000002161 passivation Methods 0.000 claims abstract description 143
- 239000000758 substrate Substances 0.000 claims abstract description 104
- 238000005530 etching Methods 0.000 claims abstract description 37
- 230000003647 oxidation Effects 0.000 claims abstract description 20
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 20
- 238000004380 ashing Methods 0.000 claims description 111
- 239000007789 gas Substances 0.000 claims description 61
- 125000004433 nitrogen atom Chemical group N* 0.000 claims description 45
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 28
- 239000001257 hydrogen Substances 0.000 claims description 23
- 229910052739 hydrogen Inorganic materials 0.000 claims description 23
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 20
- 238000005468 ion implantation Methods 0.000 claims description 18
- 238000006243 chemical reaction Methods 0.000 claims description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 7
- 238000005121 nitriding Methods 0.000 claims description 7
- 239000001301 oxygen Substances 0.000 claims description 7
- 229910052760 oxygen Inorganic materials 0.000 claims description 7
- 229910001873 dinitrogen Inorganic materials 0.000 claims description 6
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 claims description 6
- 238000001039 wet etching Methods 0.000 claims description 6
- 150000002500 ions Chemical class 0.000 description 46
- 239000000463 material Substances 0.000 description 7
- 229910052757 nitrogen Inorganic materials 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- -1 boron ion Chemical class 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- 125000004430 oxygen atom Chemical group O* 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 230000003247 decreasing effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 230000002349 favourable effect Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000000376 reactant Substances 0.000 description 4
- 230000009286 beneficial effect Effects 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 239000012495 reaction gas Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 125000004429 atom Chemical group 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
一种半导体结构及其形成方法，其中，所述形成方法包括：提供衬底，所述衬底表面具有第一氧化层，所述衬底包括第一区，所述第一区包括相邻的外延区和器件区；对所述第一氧化层进行第一氮化处理，形成钝化层；对所述外延区钝化层和衬底进行刻蚀处理，在所述钝化层和衬底中形成第一凹槽，所述第一凹槽自所述外延区钝化层贯穿至所述衬底中；在所述第一凹槽中形成第一外延层；在所述器件区形成器件结构，所述器件结构与所述外延层相邻。所述形成方法能够抑制第一外延层与器件结构之间的桥连，改善半导体结构性能。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体技术的不断进步，半导体器件向着高集成度、高质量的方向发展，半导体器件的特征尺寸相应减小。
半导体器件特征尺寸的减小，特别是栅极结构宽度的减小，使栅极结构下方沟道的长度不断减小。晶体管中沟道长度的减小增加了源漏掺杂区之间电荷穿通的可能性，引起沟道漏电流。为了减小沟道漏电流，半导体结构的形成过程中，往往对栅极结构两侧的衬底进行掺杂，在沟道与漏源掺杂区之间形成浓度梯度，并减小沟道与漏源掺杂区之间的衬底的电阻，形成轻掺杂区，从而减小沟道漏电流。
然而，现有技术形成的半导体结构的漏电流仍然较大。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，能够改善半导体结构的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底表面具有第一氧化层，所述衬底包括第一区，所述第一区包括相邻的外延区和器件区；对所述第一氧化层进行第一氮化处理，形成钝化层；对所述外延区钝化层和衬底进行刻蚀处理，在所述钝化层和衬底中形成第一凹槽，所述第一凹槽自所述外延区钝化层贯穿至所述衬底中；在所述第一凹槽中形成第一外延层；在所述器件区形成器件结构，所述器件结构与所述外延层相邻。
可选的，所述第一氮化处理的步骤包括：向所述第一氧化层表面通入钝化气体，所述钝化气体中含有氮原子，所述钝化气体与第一氧化层反应，增加第一氧化层中氮原子的含量形成钝化层。
可选的，所述钝化气体包括氮气，所述第一氮化处理的工艺参数包括：钝化气体的纯度大于95％，钝化气体流量为8000sccm～10000sccm；气体压强为1350mtorr～1650mtorr；反应温度为255℃～315℃。
可选的，所述衬底还包括第二区；所述第一氮化处理之前还包括：在所述第二区第一氧化层上形成第一图形层；以所述第一图形层为掩膜对所述第一区衬底进行离子注入，在所述第一区衬底中形成第一掺杂区；所述离子注入之后，对所述第一图形层进行第一灰化处理，去除所述第一图形层，增加所述第一氧化层的厚度；或者，形成所述第一氧化层的方法包括：在所述第二区衬底上形成第一图形层；以所述第一图形层为掩膜对所述第一区衬底进行离子注入，在所述第一区衬底中形成第一掺杂区；所述离子注入之后，对所述第一图形层进行第一灰化处理，去除所述第一图形层，并在所述衬底表面形成第一氧化层。
可选的，所述第一灰化处理的灰化气体包括：氢气和氧气中的一种或两种组合。
可选的，所述第一灰化处理的灰化气体还包括氮气。
可选的，所述第一灰化处理的灰化气体包括氮气和氢气；所述第一灰化处理的工艺参数包括：所述灰化气体的纯度为95％～97％；所述灰化气体中氢气的体积浓度为3％～18％；灰化气体的流量为8000sccm～10000sccm；气体压强为1350mtorr～1650mtorr；反应温度为255℃～315℃。
可选的，所述形成方法还包括：在所述第一区第一氧化层上形成第二图形层；以所述第二图形层为掩膜对所述第二区衬底进行加工处理；所述加工处理之后，对所述第二图形层进行第二灰化处理，去除所述第二图形层。
可选的，所述第一氮化处理之后，形成所述第二图形层；所述第二灰化处理之后，还包括：对所述钝化层进行第二氮化处理，增加所述钝化层中氮原子的含量；或者，所述第二灰化处理之后，形成第一图形层；所述第二灰化处理之后，形成第一图形层之前，还包括：对所述第一氧化层进行第二氮化处理，增加所述第一氧化层中氮原子的含量。
可选的，所述第二区域的个数为多个，所述形成方法还包括：重复形成第二图形层、加工处理、第二灰化处理和第二氮化处理的步骤7次～13次。
可选的，所述钝化层的材料为氮氧化硅。
可选的，所述钝化层的厚度为1.15埃～1.4埃，所述钝化层中氮原子的含量大于0.81E15atoms/cm2。
可选的，形成所述第一凹槽的步骤包括：对所述第一区钝化层进行第一刻蚀，在所述钝化层中形成开口；形成所述开口之后，对所述第一区开口底部的衬底进行第二刻蚀，在所述衬底和钝化层中形成第一初始凹槽；对所述第一初始凹槽侧壁进行第三刻蚀，形成所述第一凹槽。
可选的，所述第三刻蚀的工艺包括湿法刻蚀工艺，所述第三刻蚀的刻蚀液包括四甲基氢氧化铵。
可选的，所述第一氮化处理之前，形成所述器件结构，所述器件结构包括：位于所述器件区第一氧化层上的栅极以及位于所述栅极侧壁的侧墙；所述钝化层位于所述栅极两侧，所述侧墙位于所述钝化层上；所述第一凹槽位于所述侧墙两侧。
相应的，本发明技术方案还提供一种半导体结构，包括：衬底，所述衬底包括第一区，所述第一区包括相邻的外延区和器件区；位于所述第一区衬底表面的钝化层，所述钝化层中具有氮原子；位于所述第一区钝化层和所述衬底中的第一凹槽；位于所述第一凹槽中的第一外延层；位于所述器件区的器件结构，所述器件结构与所述外延层接触。
可选的，所述钝化层的材料为氮氧化硅。
可选的，，所述钝化层中氮原子的含量大于0.81E15atoms/cm2，所述钝化层的厚度为1.15埃～1.4埃。
可选的，所述器件结构还包括：位于所述器件区第一氧化层上的栅极结构；所述栅极结构包括：位于所述第一区衬底上的栅极，以及位于所述栅极侧壁表面的侧墙；所述钝化层位于所述栅极两侧，所述侧墙位于所述钝化层上；所述第一凹槽位于所述栅极结构两侧。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的半导体结构的形成方法中，形成第一凹槽之前，对所述第一氧化层进行第一氮化处理，形成钝化层。所述第一氮化处理能够增加钝化层中氮原子的含量，从而减小形成所述第一凹槽过程中钝化层的刻蚀速率，进而减小器件结构与所述第一外延层之间钝化层的损耗，增加第一外延层与器件结构之间的间距，抑制第一外延层与器件结构之间的桥连，改善半导体结构性能。
进一步，所述第一灰化处理过程中，氮气与氢气的体积比值为4.5～5.5。所述氢气的含量较高，能够促进则在第一氮化处理和第一灰化处理过程中氮原子与第一氧化层成键，从而提高所述钝化层中氮原子的含量，减小形成第一凹槽过程中钝化层的损耗，改善第一凹槽的形貌。
进一步，所述第一凹槽位于所述第一区栅极两侧。所述钝化层中氮原子的含量较高，形成第一凹槽的过程中，所述钝化层的损耗较小，则所述第一凹槽侧壁距离沟道较远，从而能够减少沟道漏电流，并抑制短沟道效应。
附图说明
图1至图3是一种半导体结构的形成方法各步骤的结构示意图；
图4至图13是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
具体实施方式
半导体结构的形成方法存在诸多问题，例如：所形成的半导体结构的性能较差。
现结合一种半导体结构的形成方法，分析所形成的半导体结构的性能较差的原因：
图1至图3是一种半导体结构的形成方法各步骤的结构示意图。
请参考图1，提供衬底100，所述衬底100包括第一区A和第二区B；所述第一区A和第二区B衬底上具有鳍部101，所述栅极结构110覆盖所述鳍部101部分侧壁和顶部表面。
继续参考图1，形成覆盖所述第一区A鳍部101和栅极结构110的光刻胶121；以所述光刻胶121为掩膜对所述鳍部101进行轻掺杂离子注入，在所述第二区B栅极结构110两侧的鳍部101中形成轻掺杂区120。
请参考图2，形成轻掺杂区120之后，通过灰化处理去除所述光刻胶121。
请参考图3，灰化处理之后，在所述第二区B栅极结构110两侧的鳍部101中形成凹槽121；在所述凹槽121中形成源漏掺杂层。
其中，所述灰化处理过程中，灰化处理的反应物容易与所述鳍部101材料反应，在所述鳍部101顶部表面形成灰化层111。由于所述灰化处理的反应物中不可避免的具有空气，则所述灰化层111的材料为氧化硅或氮氧化硅。
通过干法刻蚀和湿法刻蚀工艺形成所述凹槽121。所述湿法刻蚀过程中，刻蚀液容易与所述灰化层111反应，导致所述灰化层被去除，在栅极结构110与鳍部101之间形成缝隙。形成所述源漏掺杂层的过程中，所述源漏掺杂层容易填充所述缝隙，从而导致栅极结构110距离所述源漏掺杂层较近，所述栅极结构110与源漏掺杂层之间容易桥连，从而产生漏电。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：对第一氧化层进行第一氮化处理，形成钝化层；对所述第一区钝化层和衬底进行刻蚀处理，在所述钝化层和衬底中形成第一凹槽；在所述第一凹槽中形成第一外延层。所述形成方法能够抑制所述第一外延层与器件结构之间的桥连。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图13是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
请参考图4，提供衬底，所述衬底表面具有第一氧化层221，所述衬底包括第一区I，所述第一区I包括外延区和器件区。
本实施例中，所述衬底第一区I用于形成MOS晶体管，在其他实施例中，所述衬底第一区用于形成二极管或三极管。
本实施例中，所述衬底还包括第二区II。在其他实施例中，所述衬底可以不包括第二区。
本实施例中，所述第二区II的个数为多个。具体的，所述第二区II的个数为8个～13个。在其他实施例中，所述第二区的个数还可以为一个。
本实施例中，所述第二区II用于形成MOS晶体管。在其他实施例中，所述第二区还可以用于形成二极管或三极管。
本实施例中，所述衬底包括基底200和位于所述基底200上的鳍部201。在其他实施例中，衬底还可以为平面衬底。
本实施例中，所述基底200和鳍部201的材料为硅。在其他实施例中，所述基底和鳍部的材料还可以为锗或硅锗。
本实施例中，所述第一氧化层221还位于所述第二区II衬底表面。具体的，所述第一氧化层221位于所述第一区I和第二区II鳍部201顶部和侧壁表面。
本实施例中，所述第一氧化层221用于实现后续栅极结构与衬底之间的电隔离。
形成所述第一氧化层221的工艺包括热氧化工艺或原位水汽生产工艺。
需要说明的是，在其他实施例中，所述衬底暴露在空气中，会被空气氧化从而形成第一氧化层，则所述第一氧化层被空气氧化形成。
所述形成方法还包括：在所述基底200上形成隔离结构202，所述隔离结构202覆盖所述鳍部201侧壁。
所述隔离结构202用于实现第一区I鳍部201和第二区II鳍部201之间的电隔离。
所述隔离结构202的材料为氧化硅。
继续参考图4，在所述器件区形成器件结构。
本实施例中，所述器件结构包括栅极结构210。
在其他实施例中，所述器件结构可以为位于所述衬底和第一氧化层中的掺杂层。所述掺杂层用于形成二极管正极或负极、或者三极管的基极、集电极或发射极。
具体的，本实施例中，在所述第一区I第一氧化层221上形成栅极结构210。
本实施例中，所述半导体结构的形成方法还包括：在所述第二区II衬底上形成栅极结构210。
在其他实施例中，所述第二区用于形成二极管或三极管。所述第二区衬底上不形成栅极结构。所述第一区用于形成二极管或三极管。所述第一区衬底上不形成栅极结构。
所述栅极结构210包括：位于所述第一氧化层221上的栅极；位于所述栅极上的掩膜层；位于所述栅极侧壁表面的侧墙。
本实施例中，所述栅极的材料为多晶硅或者多晶锗。在其他实施例中，所述栅极的材料为金属。
本实施例中，所述侧墙位于所述第一氧化层221上。
所述侧墙用于定义后续形成的第一掺杂区203的位置。
所述侧墙的材料为氮化硅或氮氧化硅；所述掩膜层的材料为氮化硅或氮氧化硅。
请参考图5，在所述第二区II第一氧化层221上形成第一图形层230；以所述第一图形层230为掩膜对所述衬底进行离子注入，在所述第一区I衬底中形成第一掺杂区203。
本实施例中，形成所述栅极结构210之后，形成所述第一图形层230。
所述第一图形层230的材料为光刻胶。
本实施例中，所述第一掺杂区203用于在后续形成的第一外延层与沟道之间形成浓度梯度，减小沟道与第一源漏掺杂层之间的电阻。或者，所述第一掺杂区203用于阻挡所述第一源漏掺杂层中的掺杂离子向沟道的扩散，减小源漏穿通。
本实施例中，所述第一区I用于形成PMOS晶体管，当所述第一掺杂区203用于在后续形成的第一源漏掺杂层与沟道之间形成浓度梯度时，则所述离子注入注入的离子与第一源漏掺杂层中的掺杂离子的导电类型相同。具体的，所述第一区I用于形成PMOS晶体管，所述离子注入注入的离子为P型离子，例如硼离子或BF2 +。
当所述第一掺杂区203用于阻挡所述第一外延层251中的掺杂离子向沟道的扩散时，所述离子注入注入的离子与后续第一源漏掺杂层中的掺杂离子的导电类型相反。本实施例中，所述第一区I用于形成PMOS晶体管，所述离子注入注入的离子为N型离子，例如磷离子或砷离子。在其他实施例中，所述第一区I用于形成NMOS晶体管。
请参考图6，对所述第一图形层230(如图5所示)进行第一灰化处理，去除所述第一图形层230(如图5所示)，增加所述第一氧化层221的厚度。
在所述第一灰化处理过程中，所述第一灰化处理的反应物中不可避免的具有空气，空气容易与所述衬底反应，从而增加所述第一氧化层221的厚度。
本实施例中，所述第一灰化处理增加所述第一氧化层221的厚度。
在其他实施例中，所述第一灰化处理之前，所述衬底表面不具有第一氧化层，所述第一灰化处理用于在所述衬底表面形成第一氧化层。具体的，形成所述第一氧化层的方法包括：在所述第二区衬底上形成第一图形层；以所述第一图形层为掩膜对所述第一区衬底进行离子注入，在所述第一区衬底中形成第一掺杂区；所述离子注入之后，对所述第一图形层进行第一灰化处理，去除所述第一图形层，并在所述衬底表面形成第一氧化层。
本实施例中，所述第一灰化处理的灰化气体氢气和氮气；所述第一灰化处理的工艺参数包括：反应温度为255℃～315℃，例如285℃；灰化气体流量为8000sccm～10000sccm，例如9000sccm。在其他实施例中，所述第一灰化处理的灰化气体包括氢气和氧气中的一种或两种组合。
所述氢气用于与第一图形层230反应，从而去除所述第一图形层230，所述氢气还有利于促进氮原子与第一氧化层221中的原子成键，从而增加第一氧化层221中氮原子的含量；所述氮气能够增加所述第一氧化层221中氮原子的含量，从而减小后续形成第一凹槽240过程中钝化层的刻蚀速率。
如果第一灰化处理的灰化气体中氢气的浓度过小，容易降低第一灰化处理的反应速率，从而降低生产效率。另外，氢气有利于增加后续形成的钝化层中氮原子的含量；氮气与氢气的体积比过大，容易降低所述第一氧化层221中氮原子的含量，从而不利于减小后续形成第一凹槽过程中钝化层的损耗。如果灰化气体中氢气的浓度过大，也容易降低后续钝化层中氮原子的含量。具体的，本实施例中，第一灰化处理的灰化气体中氢气的体积浓度为3％～18％，例如4％或16％。
所述第一灰化处理的反应气体中不可避免地具有氧气。
如果第一灰化处理的灰化气体的纯度过小，容易增加第一灰化处理之后第一氧化层221中的氧原子含量，从而使后续钝化层中氧原子的含量较高，进而不利于降低后续形成第一凹槽过程中钝化层的损耗；如果第一灰化处理的灰化气体的纯度过大，容易增加对第一灰化处理设备的要求。具体的，本实施例中，所述灰化气体的纯度为95％～97％，例如96％。
如果第一灰化处理的反应温度过低，容易降低第一灰化处理的效率；如果所述反应温度过高，容易增加第一氧化层221的厚度，从而不利于控制所述第一凹槽240的形貌。
所述第一灰化处理过程中，所述侧墙底部的衬底也容易被氧化，从而导致所述侧墙底部的第一氧化层211的厚度增加。
请参考图7，对所述第一氧化层221进行第一氮化处理，形成钝化层222。
所述钝化层222中氮原子含量大于所述第一氧化层221中氮原子的含量。
所述钝化层222用于增加所述第一氧化层221中氮原子的含量，从而减小后续第三刻蚀过程中钝化层222的刻蚀速率，减小器件结构与后续形成的外延层之间钝化层222的损耗，增加外延层与器件结构之间的间距，抑制第一外延层与器件结构之间的桥连，改善半导体结构性能。
所述第一氮化处理的步骤包括：向所述第一氧化层221表面通入钝化气体，所述钝化气体中含有氮原子，所述钝化气体与第一氧化层221反应，增加第一氧化层221中氮原子的含量形成钝化层222。
所述钝化气体为含氮气体。
如果所述第一氮化处理的反应物中钝化气体的纯度过低，不利于增加钝化层222中氮原子的含量。具体的，本实施中，所述第一氮化处理的反应物中钝化气体的纯度大于95％。
具体的，本实施例中，所述第一氮化处理的工艺参数包括：所述钝化气体为氮气，钝化气体的流量为8000sccm～10000sccm，例如：9000sccm；反应温度为260℃～300℃，例如285℃。
取以上反应温度的意义在于；如果所述反应温度过低，容易降低第一氮化处理的效率；如果反应温度过高，容易增加对第一氮化处理设备的要求。
本实施例中，所述第一氮化处理与第一灰化处理通过同一设备进行，能够降低成本。
本实施例中，所述侧墙底部的第一氧化层距离钝化气体的距离较近，所述侧墙底部的第一氧化层221容易被氮化，形成钝化层222。所述侧墙底部的第一氧化层221容易被氮化，则在后续形成第一凹槽的过程中不容易被刻蚀，从而不容易使所述栅极暴露出来，从而能够增加后续形成的第一外延层与栅极之间的间距，进而抑制所述栅极与第一外延层桥连，减少漏电。
请参考图8，在所述第一区I衬底上形成第二图形层231；以所述第二图形层231为掩膜对所述第二区II衬底进行加工处理。
本实施例中，所述第二图形层231位于所述钝化层222上。
本实施例中，所述加工处理的工艺包括离子注入工艺，所述加工处理用于在所述第二区II衬底中形成第二掺杂区204。在其他实施例中，所述加工处理的工艺包括干法刻蚀或湿法刻蚀，所述加工处理用于在第二区II衬底中形成第三凹槽。
本实施例中，所述第二掺杂区204位于所述第二区II栅极结构210两侧的第二区II衬底中。
本实施例中，所述第二掺杂区204用于减小后续形成的第二源漏掺杂层与沟道之间的浓度梯度。或者，所述第二掺杂区204用于阻挡所述第二源漏掺杂层中掺杂离子向沟道扩散，抑制源漏穿通。
具体的，本实施例中，所述加工处理注入的离子与后续形成的第二源漏掺杂层中掺杂离子的导电类型相同。本实施例中，所述第二区II用于形成PMOS晶体管，所述加工处理注入的离子为N型离子，例如磷离子或砷离子。或者，所述第二掺杂区204用于阻挡所述第二源漏掺杂层中掺杂离子向沟道扩散；所述加工处理注入的离子与后续形成的第二源漏掺杂层中掺杂离子的导电类型相反，所述加工处理注入的离子为P型离子。
在其他实施例中，所述第二区用于形成NMOS晶体管。
所述第二图形层231为光刻胶。
请参考图9，对所述第二图形层231(如图8所示)进行第二灰化处理，去除所述第二图形层231。
所述第二灰化处理的反应气体中不可避免的具有氧气。在所述第二灰化处理过程中，所述钝化层222中氧原子的含量增加。
所述第二灰化处理过程中，所述第一区I和第二区II衬底也容易被氧化，形成第二氧化层。
本实施例中，所述第二灰化处理的灰化气体包括氢气和氮气，所述第二灰化处理的工艺参数包括：灰化气体流量为8000sccm～10000sccm；反应温度为255℃～315℃，例如285℃；气体压强为1350mtorr～1650mtorr，例如1500mtorr。在其他实施例中，所述第二灰化处理的反应气体包括氢气和氧气中的一种或两种组合。
如果所述第二灰化处理的灰化气体中氢气的浓度过小，容易降低第二灰化处理的反应速率，从而降低生产效率。另外，氢气有利于使所述钝化层222与氮原子结合，增加钝化层222中氮原子的含量；如果所述第二灰化处理的灰化气体中氢气的浓度过大，容易降低所述钝化层222中氮原子的含量，从而不利于减小后续形成第一凹槽240过程中钝化层222的损耗。氮气与氢气的体积比过小也容易降低钝化层222中氮原子的含量。具体的，本实施例中，所述第二灰化处理的灰化气体中氢气的体积浓度为3％～18％，例如4％或16％。
所述第一灰化处理的反应气体中不可避免地具有氧气。
如果所述第二灰化处理的钝化气体的纯度过小，容易增加第二灰化处理之后钝化层222中的氧原子含量，从而使钝化层222中氧原子的含量较高，进而不利于降低后续形成第一凹槽过程中钝化层222的损耗；如果钝化气体的纯度过大，容易增加对第二灰化处理设备的要求。具体的，本实施例中，所述第二灰化处理的钝化气体的纯度为95％～96％。
请参考图10，对所述钝化层222进行第二氮化处理，增加所述钝化层222中氮原子的含量。
由于所述第二灰化处理使所述钝化层222中氧原子含量增加，也就使钝化层222中氮原子的含量减小。所述第二氮化处理能够使所述钝化层222中氮原子含量增加。另外，所述第二氮化处理还能够增加所述第二氧化层中氮原子的含量，形成钝化层222，从而增加钝化层222的厚度。
本实施例中，所述第二灰化处理与第一灰化处理的工艺参数相同，在此不做赘述。
需要说明的是，本实施例中，所述第一氮化处理之后，形成所述第二图形层。在其他实施例中，所述第二灰化处理之后，形成第一图形层；所述第二灰化处理之后，形成第一图形层之前，对所述第一氧化层进行第二氮化处理，增加所述第一氧化层中氮原子的含量。
本实施例中，所述第二区II的个数为多个，所述第二图形层231暴露出一个第二区II。所述形成方法还包括：重复形成所述第二图形层231、加工处理、第二灰化处理和第二氮化处理的步骤。
重复形成所述第二图形层231、加工处理、第二灰化处理和第二氮化处理的步骤的次数为循环次数。
如果所述循环次数过少，则所述钝化层222的厚度较小，不利于后续第二刻蚀过程中，钝化层222对其底部衬底的保护，容易增加衬底的损耗，影响第一凹槽的形貌；如果所述循环次数过大，则所述钝化层222的厚度过大容易增加第三刻蚀过程中钝化层222的损耗，从而导致第一外延层与器件结构之间的间距过小。具体的，本实施例中，所述循环次数为7次～13次。所述钝化层222的厚度为1.15埃～1.4埃。
如果所述钝化层222中氮原子的含量过低，不利于减小形成第一凹槽过程中钝化层222的损耗；如果所述钝化层222中氮原子的含量过高，容易增加工艺难度。具体的，所述钝化层222中氮原子的含量大于0.81E15atoms/cm2。
具体的，本实施例中，当所述第一灰化处理过程中，灰化气体中氢气的体积浓度为14.5％～17.5％，例如16％；第二灰化处理过程中，灰化气体中氢气的体积浓度为14.5％～17.5％，例如16％时，所述钝化层222的厚度为1.2埃～1.46埃，例如1.33埃；所述钝化层222中氮原子的含量为0.97E15atoms/cm2～0.99E15atoms/cm2，例如0.98atoms/cm2。当所述第一灰化处理过程中，灰化气体中氢气的体积浓度为3.5％～5.5％，例如4％；当所述第一灰化处理过程中，灰化气体中氢气的体积浓度为3.5％～5.5％，例如4％时；所述钝化层222的厚度为1.12埃～1.18埃，例如1.16埃；所述钝化层222中氮原子的含量为0.94E15atoms/cm2～0.96E15atoms/cm2，例如0.95atoms/cm2。
请参考图11，对所述外延区钝化层222和衬底进行刻蚀处理，在所述外延区钝化层222和衬底中形成第一凹槽240，所述第一凹槽240自所述外延区钝化层222贯穿至所述衬底中。
所述第一凹槽240用于后续容纳第一外延层。
本实施例中，所述第二凹槽的形状为“Σ”型，则后续形成的第一外延层的形状为“Σ”型。第一外延层的形状为“Σ”型有利于增加第一外延层对第一区I沟道的应力，从而改善半导体结构性能。
本实施例中，形成所述第一凹槽240的步骤包括：对所述第一区I钝化层222进行第一刻蚀，在所述钝化层222中形成开口；形成所述开口之后，对所述开口底部的第一区I衬底进行第二刻蚀，在所述衬底和钝化层中形成第一初始凹槽；对所述第一初始凹槽侧壁进行第三刻蚀，形成所述第一凹槽240。
所述第一刻蚀的工艺包括干法刻蚀工艺，所述第二刻蚀的工艺包括干法刻蚀。
在所述第二刻蚀过程中，所述开口侧壁的钝化层222能够保护所述钝化层222下方衬底，减小钝化层222底部衬底的损耗，从而能够改善所形成第一初始凹槽的形貌，进而有利于使第一外延层为沟道提供较大的应力。
所述第一初始凹槽的形状为“U”型。所述第三刻蚀用于对所述第一初始凹槽侧壁进行刻蚀，使所述第一凹槽240为“Σ”型。
本实施例中，所述第三刻蚀的工艺为湿法刻蚀工艺。所述第三刻蚀的刻蚀液包括四甲基氢氧化铵。
由于所述钝化层222中氮原子的含量较高，所述刻蚀处理过程中所述钝化层222的损耗较小，从而能够增加所述第一凹槽侧壁与沟道的距离，进而能够使后续形成第一外延层后，所述第一外延层距离沟道较远，进而能够减小沟道漏电流，并抑制源漏穿通。
具体的，在所述第三刻蚀过程中，当钝化层222中氮原子的含量较高时，所述刻蚀液对钝化层222的刻蚀速率较小，从而能够减小钝化层222的损耗。
请参考图12，在所述第一凹槽240中形成第一外延层251。
本实施例中，所述第一外延层251用做所形成晶体管的源区或漏区。
形成所述第一外延层251的工艺包括外延生长工艺。
需要说明的是，所述第一凹槽240的形貌良好，能够使第一外延层251为沟道提供较大的应力，从而增加沟道中载流子的迁移速率，改善半导体结构的性能。另外，所述钝化层222的损耗小，所述第一外延层251与沟道的距离较远，从而能够减小短沟道效应。
本实施例中，所述第一外延层251的材料为硅锗。在其他实施例中，所述第一外延层的材料为硅、锗或碳化硅、
所述形成方法还包括：对所述第一外延层251进行掺杂，形成第一源漏掺杂层。
本实施例中，在所述外延生长过程中，对所述第一外延层251进行原位掺杂，形成第一源漏掺杂层。在其他实施例中，形成第一外延层之后，对所述第一外延层进行离子注入，形成第一源漏掺杂层。
本实施例中，所述第一源漏掺杂层中掺杂离子为P型离子，例如硼离子或BF2 +离子。在其他实施例中，所述第一区I用于形成NMOS晶体管，所述掺杂离子为N型离子。
本实施例中，所述第一外延层用作MOS晶体管的源区或漏区。在其他实施例中，所述外延层用作二极管的正极或负极，或者三极管的基极、集电极或发射极。
需要说明的是，本实施例中，所述第一区I用于形成MOS晶体管，形成所述器件结构之后，形成所述第一外延层；在其他实施例中，所述第一区I用于形成二极管，形成所述第一外延层之后，形成所述器结构。形成所述器件结构和第一外延层之前还包括：在所述外延区衬底中形成第一阱区，所述第一阱区中具有第一阱离子；在所述器件区衬底中形成第二阱区，所述第二阱区中具有第二阱离子，所述第二阱区与第一阱区接触；形成所述器件结构的步骤包括：在所述器件区第二阱区和第一氧化层中形成器件凹槽；在所述器件凹槽中形成器件结构。所述第一外延层中具有第一离子，所述器件结构中具有第二离子。
所述第二阱离子与第一阱离子的导电类型相反，所述第一离子与所述第一阱离子的导电类型相同；所述第二离子与所述第二阱离子的导电类型相同；或者，所述第一阱离子与第二阱离子的导电类型相同，所述第一离子与第一阱离子的导电类型相反，所述第二阱离子与所述第二离子的导电类型相同；或者，所述第一阱离子与第二阱离子的导电类型相同，所述第一离子与第一阱离子的导电类型相同，所述第二阱离子与所述第二离子的导电类型相反。
请参考图13，在所述第二区II衬底中形成第二外延层252。
所述第二外延层252用于形成晶体管的源区或漏区。
形成所述第二外延层252的步骤包括：在所述第二区II衬底中形成第二凹槽；在所述第二凹槽中形成第二外延层252。
本实施例中，所述第二区II用于形成NMOS晶体管，所述第二凹槽为“U”型。在其他实施例中，所述第二区用于形成PMOS晶体管，所述第二凹槽为“Σ”。
所述形成方法还包括：对所述第二外延层252进行掺杂，形成第二源漏掺杂层。
继续参考图13，本发明实施例还提供一种半导体结构，包括：衬底，所述衬底包括第一区I，所述第一区I包括相邻的外延区和器件区；位于所述第一区I衬底表面的钝化层222，所述钝化层222中具有氮原子；位于所述外延区钝化层222和所述衬底中的第一凹槽；位于所述第一凹槽中的第一外延层251；位于所述器件区的器件结构，所述器件结构与所述第一外延层251相邻。
所述钝化层222的材料为氮氧化硅。
本实施例中，所述钝化层222中氮原子的含量大于0.81E15atoms/cm2，所述钝化层222的厚度为1.15埃～1.4埃。
本实施例中，所述半导体结构还包括：位于所述第一区I衬底上的栅极结构210；所述栅极结构210包括：位于所述第一区I衬底上的栅极，以及位于所述栅极侧壁表面的侧墙。
所述钝化层222位于所述栅极两侧，所述侧墙位于所述钝化层222上；所述第一凹槽位于所述栅极结构210两侧。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (12)
1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底表面具有第一氧化层，所述衬底包括第一区，所述第一区包括相邻的外延区和器件区；
对所述第一氧化层进行第一氮化处理，形成钝化层；
对所述外延区钝化层和衬底进行刻蚀处理，在所述钝化层和衬底中形成第一凹槽，所述第一凹槽自所述外延区钝化层贯穿至所述衬底中；
在所述第一凹槽中形成第一外延层；
在所述器件区形成器件结构，所述器件结构与所述外延层相邻；
所述衬底还包括第二区；所述第一氮化处理之前还包括：在所述第二区第一氧化层上形成第一图形层；以所述第一图形层为掩膜对所述第一区衬底进行离子注入，在所述第一区衬底中形成第一掺杂区；所述离子注入之后，对所述第一图形层进行第一灰化处理，去除所述第一图形层，增加所述第一氧化层的厚度；
或者，形成所述第一氧化层的方法包括：在所述第二区衬底上形成第一图形层；以所述第一图形层为掩膜对所述第一区衬底进行离子注入，在所述第一区衬底中形成第一掺杂区；所述离子注入之后，对所述第一图形层进行第一灰化处理，去除所述第一图形层，并在所述衬底表面形成第一氧化层；
所述形成方法还包括：在所述第一区第一氧化层上形成第二图形层；以所述第二图形层为掩膜对所述第二区衬底进行加工处理；所述加工处理之后，对所述第二图形层进行第二灰化处理，去除所述第二图形层；
所述第一氮化处理之后，形成所述第二图形层；所述第二灰化处理之后，还包括：对所述钝化层进行第二氮化处理，增加所述钝化层中氮原子的含量；
或者，所述第二灰化处理之后，形成第一图形层；所述第二灰化处理之后，形成第一图形层之前，还包括：对所述第一氧化层进行第二氮化处理，增加所述第一氧化层中氮原子的含量。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一氮化处理的步骤包括：向所述第一氧化层表面通入钝化气体，所述钝化气体中含有氮原子，所述钝化气体与第一氧化层反应，增加第一氧化层中氮原子的含量形成钝化层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述钝化气体包括氮气，所述第一氮化处理的工艺参数包括：钝化气体的纯度大于95％，钝化气体流量为8000sccm～10000sccm；气体压强为1350mtorr～1650mtorr；反应温度为255℃～315℃。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一灰化处理的灰化气体包括：氢气和氧气中的一种或两种组合。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述第一灰化处理的灰化气体还包括氮气。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述第一灰化处理的灰化气体包括氮气和氢气；所述第一灰化处理的工艺参数包括：所述灰化气体的纯度为95％～97％；所述灰化气体中氢气的体积浓度为3％～18％；灰化气体的流量为8000sccm～10000sccm；气体压强为1350mtorr～1650mtorr；反应温度为255℃～315℃。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二区域的个数为多个，所述形成方法还包括：重复形成第二图形层、加工处理、第二灰化处理和第二氮化处理的步骤7次～13次。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述钝化层的材料为氮氧化硅。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述钝化层的厚度为1.15埃～1.4埃，所述钝化层中氮原子的含量大于0.81E15atoms/cm2。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一凹槽的步骤包括：对所述第一区钝化层进行第一刻蚀，在所述钝化层中形成开口；形成所述开口之后，对所述第一区开口底部的衬底进行第二刻蚀，在所述衬底和钝化层中形成第一初始凹槽；对所述第一初始凹槽侧壁进行第三刻蚀，形成所述第一凹槽。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第三刻蚀的工艺包括湿法刻蚀工艺，所述第三刻蚀的刻蚀液包括四甲基氢氧化铵。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一氮化处理之前，形成所述器件结构，所述器件结构包括：位于所述器件区第一氧化层上的栅极以及位于所述栅极侧壁的侧墙；所述钝化层位于所述栅极两侧，所述侧墙位于所述钝化层上；所述第一凹槽位于所述侧墙两侧。
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101996909A (zh) * | 2009-08-18 | 2011-03-30 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件灰化制程的检测方法和电特性的检测方法 |
| CN102446854A (zh) * | 2010-10-12 | 2012-05-09 | 中芯国际集成电路制造(北京)有限公司 | Cmos晶体管的制作方法 |
| CN102856257A (zh) * | 2011-07-01 | 2013-01-02 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| CN105702724A (zh) * | 2014-11-27 | 2016-06-22 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
-
2018
- 2018-01-04 CN CN201810007663.4A patent/CN110010683B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101996909A (zh) * | 2009-08-18 | 2011-03-30 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件灰化制程的检测方法和电特性的检测方法 |
| CN102446854A (zh) * | 2010-10-12 | 2012-05-09 | 中芯国际集成电路制造(北京)有限公司 | Cmos晶体管的制作方法 |
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