CN104681420B - 半导体器件的形成方法 - Google Patents
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Abstract
一种半导体器件的形成方法，包括：提供半导体衬底，依次在所述半导体衬底表面形成栅介质膜和栅导电膜；图形化所述栅介质膜和栅导电膜形成栅极结构，所述栅极结构包括栅介质层和栅导电层；采用沉积工艺在栅极结构两侧的半导体衬底表面形成绝缘层，所述绝缘层顶部高于栅介质层顶部；对所述栅极结构进行再氧化工艺，在栅极结构表面形成氧化层，所述氧化层还位于绝缘层的表面；对所述栅极结构两侧的半导体衬底进行掺杂，形成掺杂区。本发明形成的半导体器件，能够有效保持栅介质层的完整性，防止栅介质层厚度发生变化，提高半导体器件的可靠性，降低氧化增强扩散效应，抑制短沟道效应，优化半导体器件的电学性能。
Description
技术领域
本发明涉及半导体制造领域技术，特别涉及半导体器件的形成方法。
背景技术
金属-氧化物-半导体(MOS：Metal-Oxide-Semiconductor)晶体管是半导体制造中的最基本器件，其广泛适用于各种集成电路中，根据主要载流子以及制造时的掺杂类型不同，分为NMOS晶体管和PMOS晶体管。
典型的半导体器件的形成工艺包括以下步骤，请参考图1：步骤S1、提供半导体衬底，依次在所述半导体衬底表面形成栅介质膜和栅导电膜；步骤S2、在所述栅导电膜表面形成图形化的光刻胶层；步骤S3、以所述图形化的光刻胶层为掩膜，依次对所述栅导电膜和栅介质膜进行干法刻蚀，在所述半导体衬底表面形成栅极结构，所述栅极结构包括栅介质层和栅导电层；步骤S4、在所述栅极结构两侧形成侧墙；步骤S5、以所述侧墙为掩膜，对所述栅极结构两侧进行掺杂，形成掺杂区；步骤S6、在所述栅极结构顶部形成金属硅化物。
然而，现有技术形成的半导体器件电学性能和可靠性有待提高，例如，半导体器件中的漏电流大、击穿电压低。
发明内容
本发明解决的问题是提供一种优化的半导体器件的形成方法，避免在形成半导体器件工艺过程中造成栅介质层厚度增加，避免发生氧化增强扩散效应，提高半导体器件的电学性能和可靠性。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供半导体衬底，依次在所述半导体衬底表面形成栅介质膜和栅导电膜；对所述栅介质膜和栅导电膜进行刻蚀形成栅极结构，所述栅极结构包括栅介质层和栅导电层；采用沉积工艺在栅极结构两侧的半导体衬底表面形成绝缘层，所述绝缘层顶部高于栅介质层顶部；对所述栅极结构进行再氧化工艺，在栅极结构表面形成氧化层，所述氧化层还位于绝缘层的表面；对所述栅极结构两侧的半导体衬底进行掺杂，形成掺杂区。
可选的，所述绝缘层的材料为氧化硅或氮氧化硅。
可选的，所述绝缘层的厚度为10埃至300埃。
可选的，所述绝缘层的形成步骤包括：采用沉积工艺在所述栅极结构顶部和侧壁、以及半导体衬底表面形成绝缘膜；回刻蚀所述绝缘膜，刻蚀去除位于栅极结构顶部的绝缘膜，在栅极结构两侧的半导体衬底表面形成绝缘层，且所述绝缘层顶部高于栅介质层顶部。
可选的，所述回刻蚀工艺为干法刻蚀。
可选的，所述绝缘层的形成步骤包括：采用沉积工艺在所述栅极结构两侧的半导体衬底表面形成绝缘膜；刻蚀去除部分厚度的绝缘膜，在栅极结构两侧的半导体衬底表面形成绝缘层，所述绝缘层顶部高于栅介质层的顶部。
可选的，刻蚀去除部分厚度的绝缘膜的工艺为干法刻蚀或湿法刻蚀。
可选的，所述沉积工艺为化学气相沉积、物理气相沉积或原子层沉积。
可选的，所述化学气相沉积工艺的工艺参数为：反应气体包括臭氧和硅源气体，其中，硅源气体为SiH4或SiH2Cl2，臭氧流量为100sccm至1000sccm，硅源气体流量为100sccm至5000sccm，反应腔室温度为300度至600度，腔室压强为50托至500托。
可选的，所述氧化层的材料为氧化硅。
可选的，采用炉管工艺进行所述再氧化工艺。
可选的，所述炉管工艺的工艺参数为：反应气体包括O2，O2流量为1000sccm至15000sccm，反应腔室温度为500度至800度。
可选的，所述绝缘层顶部低于栅导电层顶部。
可选的，所述掺杂区包括轻掺杂区和重掺杂区。
可选的，对所述栅介质膜和栅导电膜进行刻蚀的工艺为干法刻蚀。
可选的，所述干法刻蚀工艺为等离子体刻蚀，所述等离子体刻蚀工艺的工艺参数为：刻蚀气体包括CF4、CHF3和Ar，其中，CF4流量为20sccm至50sccm，CHF3流量为50sccm至100sccm，Ar流量为50sccm至70sccm，腔室压强为0至5毫托，电源电压功率为200瓦至300瓦，偏置功率为200瓦至300瓦。
可选的，在形成掺杂区之后，在栅极结构顶部形成金属硅化物。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案中，在对栅极结构进行再氧化工艺之前，在所述栅极结构两侧的半导体衬底表面形成绝缘层，所述绝缘层顶部高于栅介质层顶部；采用沉积工艺形成所述绝缘层，沉积工艺中不存在与半导体衬底和栅导电层的材料发生反应的物质，因此形成绝缘层对半导体衬底和栅导电层的性能不会产生负面影响；并且所述绝缘层阻挡再氧化工艺中的O2扩散进入栅介质层和栅导电层的界面处，从而防止靠近栅介质层区域的栅导电层的材料发生氧化，进而避免栅导电层发生氧化而造成的栅介质层厚度增加，防止半导体器件的阈值电压发生改变，提高半导体器件的电学性能。
同时，所述绝缘层还可以阻挡再氧化工艺中的O2扩散进入半导体衬底内，防止与沟道区相邻的半导体衬底内的硅被氧化，从而避免在半导体衬底内形成点缺陷；后续在对半导体衬底进行退火处理时，由于半导体衬底内不存在点缺陷，因此半导体衬底内的掺杂离子难以扩散，从而减小氧化增强扩散效应，防止发生短沟道效应，减小漏电流。
进一步，本发明形成的绝缘层顶部低于栅导电层顶部，因此后续经再氧化工艺形成氧化层时，与氧化层相接触的栅导电层的材料与O2发生反应，使得氧化层与栅导电层之间接触紧密；后续在栅极结构顶部形成金属硅化物后，金属硅化物中具有易扩散的金属离子；而本发明中由于氧化层和栅导电层的界面性能良好，金属硅化物中易扩散的金属离子难以通过氧化层和栅导电层的界面处扩散至半导体衬底或栅介质层中，从而提高半导体器件的可靠性，优化半导体器件的电学性能。
附图说明
图1为典型的形成半导体器件的流程示意图；
图2至图10为本发明一实施例提供的半导体器件形成过程的剖面结构示意图；
图11至图17为本发明又一实施例提供的半导体器件形成过程的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术形成的半导体器件存在漏电流大等问题。
为解决上述问题，针对半导体器件的形成方法进行研究发现，采用干法刻蚀工艺形成栅极结构时，所述干法刻蚀工艺会对栅介质层和栅导电层造成损伤，使得栅介质层和栅导电层的侧壁会产生很对缺陷。所述缺陷影响栅介质层的完整性，使得栅介质层的可靠性降低，降低栅介质层的击穿电压，同时，所述缺陷还容易使半导体器件的漏电流增加。
为解决上述提出的栅介质层和栅导电层的侧壁处的缺陷的问题，提出一种解决措施：在形成栅极结构之后，进行再氧化工艺，具体的，在栅极结构的顶部和侧壁以及半导体衬底表面进行氧化工艺形成氧化层。所述氧化层可以增加栅介质层的完整性，在一定程度上修复栅介质层和栅导电层侧壁的缺陷从而提高半导体器件的电学性能和可靠性。
然而，在形成栅极结构后进行再氧化工艺又会导致半导体器件的阈值电压难以控制以及掺杂区离子的氧化增强扩散效应（OED：Oxidation Enhanced Diffusion），氧化增强效应不仅造成半导体器件的短沟道效应，还会影响半导体器件的沟道载流子迁移率、结电容以及漏电流。
再氧化工艺导致半导体器件的阈值电压难以控制的原因在于：栅极结构中的栅导电层的材料为多晶硅或掺杂的多晶硅，在进行再氧化工艺，修复栅极结构的缺陷时，位于栅介质层与栅导电层界面处的栅导电层容易被再氧化工艺中的氧气氧化，形成鸟嘴效应，导致被氧化的栅导电层的材料变为氧化硅，因此被氧化的栅导电层也将作为栅介质层的一部分，使得栅介质层的厚度增加；且栅介质层增加的厚度值难以控制，导致形成的半导体器件的阈值电压难以控制，半导体器件的阈值电压发生偏离。
再氧化工艺导致掺杂区离子的氧化增强扩散效应的原因在于：在进行再氧化工艺过程中，再氧化工艺中的O2与半导体衬底内的硅发生反应，将硅原子挤入沟道区形成填隙原子，而半导体衬底内形成点缺陷，所述点缺陷是由氧化增强扩散效应引起的；半导体器件的形成工艺存在退火过程，在退火过程中，所述点缺陷会向沟道区进行扩散，使得掺杂区的离子随着点缺陷的扩散而扩散，引起瞬态增强效应（TED：Transient EnhancedDiffusion），引起半导体器件的短沟道效应，会影响半导体器件的沟道载流子迁移率、结电容以及漏电流。
为此，本发明提供一种半导体器件的形成方法，在进行再氧化工艺之前，在栅极结构两侧的半导体衬底表面形成绝缘层，所述绝缘层顶部高于栅介质层顶部；对所述栅极结构进行再氧化工艺，形成覆盖栅极结构的氧化层。本发明防止栅介质层的厚度发生改变，从而避免半导体器件的阈值电压发生改变，减小氧化增强扩散效应，抑制短沟道效应的发生，提高半导体器件的可靠性和电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图10为本发明一实施例提供的半导体器件形成过程的剖面结构示意图。
请参考图2，提供半导体衬底200，依次在所述半导体衬底200表面形成栅介质膜201和栅导电膜202。
所述半导体衬底200为硅衬底、硅锗衬底、绝缘体上硅衬底其中的一种。在其他实施例中，所述半导体衬底表面还可以形成有外延层。在本实施例中，所述半导体衬底200为硅衬底。
所述半导体衬底200内还形成有浅沟槽隔离结构（未图示），所述浅沟槽隔离结构位于相邻的器件之间，用于电隔离相邻的器件。
栅介质膜201用于后续形成栅介质层，所述栅介质膜201的材料为氧化硅、氮氧化硅或高k介质材料（高k介质材料指的是相对介电常数k大于3.9（即SiO2的相对介电常数）的材料）。高k介质材料可以为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3等高k介质材料。
所述栅导电膜202用于后续形成栅极结构的栅导电层。所述栅导电膜202的材料为多晶硅、掺杂的多晶硅或金属材料。
本实施例中，所述栅介质膜201的材料为氧化硅，厚度为5埃至200埃；所述栅导电膜202的材料为多晶硅，厚度为1000埃10000埃。
请参考图3，在所述栅导电膜202表面形成图形化的掩膜层203。
所述图形化的掩膜层203定义出后续形成栅极结构的图形。
本实施例中，所述掩膜层203的材料为氮化硅。在本发明其他实施例中，所述掩膜层为光刻胶层或抗反射涂层和光刻胶层的叠层结构。
请参考图4，以所述掩膜层203（请参考图3）为掩膜，对所述栅导电膜202（请参考图3）和栅介质膜201（请参考图3）进行刻蚀形成栅极结构（未标示），所述栅极结构包括栅介质层211和栅导电层212。
具体的，以所述掩膜层203为掩膜，采用干法刻蚀工艺刻蚀所述栅导电膜202和栅介质膜201，形成栅极结构。
作为一个实施例，所述干法刻蚀工艺为等离子体刻蚀，所述等离子体刻蚀工艺的工艺参数为：刻蚀气体包括CF4、CHF3和Ar，其中，CF4流量为20sccm至50sccm，CHF3流量为50sccm至100sccm，Ar流量为50sccm至70sccm，腔室压强为0至5毫托，电源电压功率为200瓦至300瓦，偏置功率为200瓦至300瓦。
在形成栅极结构之后，去除掩膜层203。采用湿法刻蚀工艺刻蚀去除所述掩膜层203，所述湿法刻蚀工艺的刻蚀液体为磷酸溶液。
请参考图5，采用沉积工艺在所述栅极结构顶部和侧壁、以及半导体衬底200表面形成绝缘膜204。
所述绝缘膜204用于后续形成位于栅极结构侧壁的绝缘层。采用沉积工艺形成所述绝缘膜204，在沉积工艺过程中，栅导电层212中的多晶硅不会发生氧化反应，从而防止将靠近栅介质层211区域的栅导电层212的材料氧化形成氧化硅，防止栅介质层211的厚度增加；并且，在沉积工艺过程中，半导体衬底200中的硅未发生氧化反应，从而防止在半导体衬底200内形成点缺陷。
所述绝缘膜204的材料为氧化硅或氮化硅，所述沉积工艺为化学气相沉积、物理气相沉积或原子层沉积。
本实施例中，所述绝缘膜204的材料为氧化硅。采用化学气相沉积工艺形成所述绝缘膜204，所述化学气相沉积工艺的工艺参数为：反应气体包括臭氧和硅源气体，其中，硅源气体为SiH4或SiH2Cl2，臭氧流量为100sccm至1000sccm，硅源气体流量为100sccm至5000sccm，反应腔室温度为300度至600度，腔室压强为50托至500托。
请参考图6，回刻蚀所述绝缘膜204（请参考图5），刻蚀去除位于栅极结构顶部的绝缘膜204，在栅极结构两侧的半导体衬底200表面形成绝缘层214，且所述绝缘层214顶部高于栅介质层211顶部。
所述绝缘层214的顶部高于栅介质层211的顶部的原因在于：
后续在进行再氧化工艺时，再氧化工艺中的O2易在栅介质层211和栅导电层212间的界面处发生扩散，从而导致与栅介质层211相接触的栅导电层212的材料被氧化，栅导电层212被氧化形成的材料也将作为栅介质层211的材料，造成栅介质层211的厚度增加；而本实施例中，所述绝缘层214的顶部高于栅介质层211的顶部，则后续在进行再氧化工艺时，所述绝缘层214阻挡O2扩散至栅介质层211和栅导电层212的界面，从而防止界面处的栅导电层212发生氧化，保持栅介质层211的完整性，避免栅介质层211厚度增加，提高半导体器件的电学性能。
同时，本实施例中，所述绝缘层214具有一定的宽度，则后续在进行再氧化工艺时，所述具有一定宽度的绝缘层214可以阻挡再氧化工艺中的O2与绝缘层214下方的半导体衬底200内的硅发生反应，从而防止在靠近沟道区的半导体衬底200内形成点缺陷，防止由于在半导体衬底200内存在点缺陷而影响半导体器件的电学性能。而现有技术中，在形成栅极结构后直接进行再氧化工艺，所述再氧化工艺中的O2与半导体衬底200中的硅发生反应，将硅原子挤入沟道区形成填隙原子，而半导体衬底200内形成点缺陷，特别的，当点缺陷位于靠近沟道区的半导体衬底200内时，后续在进行退火处理时，点缺陷很容易扩散进入沟道区，而半导体衬底200内存在掺杂离子，所述掺杂离子会随着点缺陷一起扩散进入沟道区，造成短沟道效应和漏电流等问题。
采用干法刻蚀工艺进行所述回刻蚀。作为一个实施例，所述干法刻蚀工艺为等离子体刻蚀，所述等离子体刻蚀工艺的工艺参数为：刻蚀气体为CF4和Ar，其中，CF4流量为10sccm至100sccm，Ar流量为1sccm至50sccm，反应腔室压强为1毫托至50毫托，源功率为300瓦至2000瓦，偏置功率为100瓦至800瓦。
本实施例中，所述绝缘层214的厚度为10埃至300埃。
请参考图7，对所述栅极结构进行再氧化工艺，在栅极结构及半导体衬底200表面形成氧化层205，所述氧化层205还位于绝缘层214的表面。
由于在采用干法刻蚀工艺形成栅介质层211和栅导电层212时，所述干法刻蚀工艺对栅介质层211和栅导电层212造成了损伤，导致栅介质层211和栅导电层212中具有缺陷；本实施例中，对所述栅极结构进行再氧化工艺，可以修复栅介质层211和栅导电层212中形成的缺陷。
本实施例中，在进行所述再氧化工艺之前，在栅极结构两侧形成了绝缘层214。一方面，所述绝缘层214阻挡了再氧化工艺中的O2扩散进入栅介质层211和栅导电层212的界面处，从而防止与栅介质层211附近区域的栅导电层212的材料被氧化形成氧化硅，避免增加栅介质层211的厚度，避免半导体器件的阈值电压发生改变；另一方面，所述绝缘层214阻挡了再氧化工艺中的O2与栅极结构附近区域的半导体衬底200的材料发生反应，从而防止在靠近沟道区的半导体衬底200内形成点缺陷，进而防止后续半导体衬底200内的掺杂离子随着点缺陷的扩散而扩散至沟道区内，防止发生短沟道效应，减小漏电流，提高半导体器件的电学性能。
所述氧化层205的材料为氧化硅。本实施例中，所述再氧化工艺为炉管工艺，所述炉管工艺的工艺参数为：反应气体包括O2，O2流量为1000sccm至15000sccm，反应腔室温度为500度至800度。
请参考图8，对所述栅极结构两侧的半导体衬底200进行第一掺杂，在半导体衬底200内形成轻掺杂区206。
本实施例以形成的半导体器件为NMOS晶体管做示范性说明，所述掺杂为N型掺杂，N型掺杂的掺杂离子为磷或砷。本实施例中，所述第一掺杂工艺为离子注入，所述离子注入的工艺参数为：注入离子为磷离子，注入能量为1kev至50kev，注入剂量为1E15atom/cm2至5E16atom/cm2。
需要说明的是，在形成所述轻掺杂区之前，还可以在栅极结构两侧形成偏移侧墙，所述偏移侧墙在一定程度上可以缓解短沟道效应。
请参考图9，在所述栅极结构两侧的半导体衬底200表面形成侧墙215。
具体的，所述侧墙215的形成步骤包括：形成覆盖栅极结构、以及氧化层205的侧墙膜；回刻蚀所述侧墙膜，刻蚀去除位于栅极结构顶部的侧墙膜和氧化层205，同时刻蚀去除位于半导体衬底200表面的侧墙膜和氧化层，形成位于栅极结构两侧的侧墙215。
所述侧墙215的材料为氧化硅、氮化硅或氮氧化硅；所述侧墙215为单层结构或叠层结构。本实施例中，所述侧墙215的材料为氮化硅。
请参考图10，以所述侧墙215为掩膜，对栅极结构两侧的半导体衬底200进行第二掺杂，形成重掺杂区207。
本实施例中，所述掺杂为N型掺杂，所述N型掺杂的掺杂离子为磷或砷。作为一个实施例，所述第二掺杂的工艺为离子注入，所述离子注入的工艺参数为：注入离子为磷离子，注入能量为50kev至100kev，注入剂量为5E16atom/cm2至5E18atom/cm2。
在形成重掺杂207之后，对所述半导体衬底200进行退火处理，激活轻掺杂区206和重掺杂区207的掺杂离子。
本实施例中，由于在进行再氧化工艺之前，在栅极结构两侧形成了绝缘层214，所述绝缘层214的形成，避免了沟道区附近区域的半导体衬底200内发生氧化反应，从而避免在靠近沟道区的半导体衬底200内形成点缺陷；由于掺杂离子的扩散需要经由缺陷的扩散而发生扩散，而本实施例中半导体衬底200内缺陷少，使得本实施例中轻掺杂区206和重掺杂区207的掺杂离子向沟道区扩散速度缓慢，抑制了短沟道效应的发生，减小半导体器件的漏电流，优化了半导体器件的电学性能。
后续的工艺步骤包括：在栅极结构顶部形成金属硅化物。所述金属硅化物的形成可以减小半导体器件的接触电阻，提高半导体器件的运行速率。本实施例中，所述氧化层205是经过再氧化工艺形成的，与氧化层215接触的栅导电层212侧壁处的材料也被氧化，使得氧化层205与栅导电层212接触紧密，从而防止金属硅化物中易扩散的金属离子沿氧化层205和栅导电层212的界面处扩散至半导体衬底200或栅介质层211中，提高半导体器件的可靠性。
图11至图17为本发明又一实施例提供的半导体器件形成过程的剖面结构示意图。
请参考图11，提供半导体衬底300，所述半导体衬底300表面形成有栅极结构，所述栅极结构包括栅介质层311和栅导电层312。
所述半导体衬底300、栅介质层311和栅导电层312的材料和形成工艺请参考本发明上一实施例提供的半导体衬底200（请参考图2）、栅介质层211（请参考图4）和栅导电层212（请参考图4）的材料和形成工艺，在此不再赘述。
请参考图12，采用沉积工艺在所述栅极结构两侧的半导体衬底300表面形成绝缘膜303。
具体的，所述绝缘膜303的形成步骤包括：采用沉积工艺形成覆盖半导体衬底300和栅极结构的初始绝缘膜，且位于半导体衬底300表面的初始绝缘膜顶部高于栅极结构顶部；采用化学机械抛光工艺，平坦化所述初始绝缘膜形成绝缘膜303，使得绝缘膜303顶部与栅导电层312顶部齐平。
所述沉积工艺可参考本发明上一实施例提供的绝缘膜204（请参考图5）的沉积工艺，在此不再赘述。
请参考图13，刻蚀去除部分厚度的绝缘膜303（请参考图12），在栅极结构两侧的半导体衬底200表面形成绝缘层313，所述绝缘层313顶部高于栅介质层311顶部。
刻蚀去除部分厚度的绝缘膜303的工艺为干法刻蚀或湿法刻蚀。
采用湿法刻蚀工艺刻蚀去除部分厚度的绝缘膜303。所述湿法刻蚀工艺的刻蚀液体为氢氟酸溶液。
本实施例中，所述绝缘层313的厚度为10埃至300埃。
请参考图14，对所述栅极结构进行再氧化工艺，在栅极结构表面形成氧化层304。
具体的，本实施例中，所述氧化层304位于栅极结构侧壁和顶部，所述氧化层304还位于绝缘层313表面。
所述再氧化工艺的作用为：采用干法刻蚀工艺形成栅极结构时，所述干法刻蚀工艺对栅介质层和栅导电层造成了损伤；对栅极结构进行再氧化工艺，有利于修复栅极结构中的损伤，从而提高半导体器件的电学性能。
所述氧化层304的材料为氧化硅，采用炉管工艺进行所述再氧化工艺，所述炉管工艺的工艺参数为：反应气体包括O2，O2流量为1000sccm至15000sccm，反应腔室温度为500度至800度。
本实施例中，在进行再氧化工艺时，在栅极结构两侧形成有绝缘层313，且所述绝缘层313顶部高于栅介质层顶部，使得再氧化工艺中的O2难以进入栅介质层311和栅导电层312的界面处，从而防止靠近栅介质层311区域的栅导电层312的材料氧化，避免栅介质层311的厚度增加，进而防止半导体器件的阈值电压发生改变，优化半导体器件的电学性能和可靠性。同时，本实施例中，所述绝缘层313位于半导体衬底300表面，阻挡再氧化工艺中的O2与半导体衬底内的硅发生反应，从而避免在半导体衬底300内形成点缺陷，防止发生氧化增强扩散效应，防止发生短沟道效应，减小漏电流，优化半导体器件的电学性能。
请参考图15，对所述栅极结构两侧的半导体衬底300进行第一掺杂，形成轻掺杂区306。
所述轻掺杂区306的形成工艺和步骤请参考本发明上一实施例提供的轻掺杂区206（请参考图9）的形成工艺和步骤，在此不再赘述。
请参考图16，在栅极结构两侧形成侧墙315。
所述侧墙315的材料为氧化硅、氮化硅或氮氧化硅。所述侧墙315为单层结构或多层结构。本实施例中，所述侧墙315的材料为氧化硅。
具体的，所述侧墙315的形成步骤包括：形成覆盖所述氧化层304的侧墙膜；回刻蚀所述侧墙膜，刻蚀去除位于栅极结构顶部的侧墙膜和氧化层304，同时刻蚀去除位于半导体衬底300表面的侧墙膜、氧化层304和绝缘层313，在栅极结构两侧形成侧墙315。
需要说明的是，在本发明其他实施例中，形成侧墙后，保留位于半导体衬底表面的氧化层和绝缘层。
请参考图17，以所述侧墙315为掩膜，对栅极结构两侧的半导体衬底300进行第二掺杂，形成重掺杂区307。
所述重掺杂区307的形成工艺和步骤请参考本发明上一实施例提供的重掺杂区207（请参考图10）的形成工艺和步骤，在此不再赘述。
后续的工艺步骤包括：在栅极结构顶部形成金属硅化物。所述金属硅化物的形成可以减小半导体器件的接触电阻，提高半导体器件的运行速率。本实施例中，所述氧化层304是经过再氧化工艺形成的，与氧化层304接触的栅导电层312侧壁处的材料也被氧化，使得氧化层304与栅导电层312接触紧密，从而防止金属硅化物中易扩散的金属离子沿氧化层304和栅导电层312的界面处扩散至半导体衬底300或栅介质层311中，提高半导体器件的可靠性。
综上，本发明实施例提供的技术方案具有以下优点：
首先，在进行再氧化工艺之前，在栅极结构两侧形成绝缘层，所述绝缘层顶部高于栅介质层顶部；使得在进行再氧化工艺时，由于绝缘层的阻挡作用，再氧化工艺中的O2难以通过栅介质层和栅导电层的界面扩散，防止栅介质层附近区域的栅导电层的材料被氧化，从而防止栅介质层的厚度发生改变，避免半导体器件的阈值电压发生变化，进而提高半导体器件的可靠性，优化半导体器件的电学性能。
其次，在进行再氧化工艺之前，在栅极结构两侧形成绝缘层；所述绝缘层阻挡再氧化工艺中的O2与绝缘层下方的半导体衬底的材料发生氧化，防止在沟道区附近区域的半导体衬底内的硅变为填隙原子被挤出晶格，从而防止在半导体衬底内形成点缺陷；后续在半导体衬底内形成掺杂区且进行退火处理时，由于半导体衬底内不存在点缺陷，使得掺杂区的掺杂离子难以发生随着点缺陷扩散而扩散的问题，抑制短沟道效应的发生，减小半导体器件的漏电流。
再次，形成的绝缘层顶部低于栅导电层顶部，使得部分栅导电层暴露在再氧化工艺环境中，所述再氧化工艺形成的氧化层覆盖栅导电层顶部两侧，且暴露出栅导电层侧壁处的材料也发生氧化反应，使得氧化层与栅导电层紧密接触，防止在氧化层和栅导电层的接触面出现缺陷；后续在栅极结构顶部形成金属硅化物后，金属硅化物中易扩散的金属离子难以通过氧化层和栅导电层的接触面发生扩散，使得金属离子难以扩散至栅介质层或半导体衬底中，从而提高半导体器件的电学性能和可靠性。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (16)
1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底，依次在所述半导体衬底表面形成栅介质膜和栅导电膜；
对所述栅介质膜和栅导电膜进行刻蚀形成栅极结构，所述栅极结构包括栅介质层和栅导电层；
采用沉积工艺在栅极结构两侧的半导体衬底表面形成绝缘层，所述绝缘层顶部高于栅介质层顶部；
对所述栅极结构进行再氧化工艺，在栅极结构表面形成氧化层，所述氧化层还位于绝缘层的表面；
对所述栅极结构两侧的半导体衬底进行掺杂，形成掺杂区；
所述绝缘层的材料为氧化硅或氮氧化硅。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述绝缘层的厚度为10埃至300埃。
3.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述绝缘层的形成步骤包括：采用沉积工艺在所述栅极结构顶部和侧壁、以及半导体衬底表面形成绝缘膜；回刻蚀所述绝缘膜，刻蚀去除位于栅极结构顶部的绝缘膜，在栅极结构两侧的半导体衬底表面形成绝缘层，且所述绝缘层顶部高于栅介质层顶部。
4.根据权利要求3所述的半导体器件的形成方法，其特征在于，所述回刻蚀工艺为干法刻蚀。
5.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述绝缘层的形成步骤包括：采用沉积工艺在所述栅极结构两侧的半导体衬底表面形成绝缘膜；刻蚀去除部分厚度的绝缘膜，在栅极结构两侧的半导体衬底表面形成绝缘层，所述绝缘层顶部高于栅介质层的顶部。
6.根据权利要求5所述的半导体器件的形成方法，其特征在于，刻蚀去除部分厚度的绝缘膜的工艺为干法刻蚀或湿法刻蚀。
7.根据权利要求3或5所述的半导体器件的形成方法，其特征在于，所述沉积工艺为化学气相沉积、物理气相沉积或原子层沉积。
8.根据权利要求7所述的半导体器件的形成方法，其特征在于，所述化学气相沉积工艺的工艺参数为：反应气体包括臭氧和硅源气体，其中，硅源气体为SiH4或SiH2Cl2，臭氧流量为100sccm至1000sccm，硅源气体流量为100sccm至5000sccm，反应腔室温度为300度至600度，腔室压强为50托至500托。
9.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述氧化层的材料为氧化硅。
10.根据权利要求1所述的半导体器件的形成方法，其特征在于，采用炉管工艺进行所述再氧化工艺。
11.根据权利要求10所述的半导体器件的形成方法，其特征在于，所述炉管工艺的工艺参数为：反应气体包括O2，O2流量为1000sccm至15000sccm，反应腔室温度为500度至800度。
12.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述绝缘层顶部低于栅导电层顶部。
13.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述掺杂区包括轻掺杂区和重掺杂区。
14.根据权利要求1所述的半导体器件的形成方法，其特征在于，对所述栅介质膜和栅导电膜进行刻蚀的工艺为干法刻蚀。
15.根据权利要求14所述的半导体器件的形成方法，其特征在于，所述干法刻蚀工艺为等离子体刻蚀，所述等离子体刻蚀工艺的工艺参数为：刻蚀气体包括CF4、CHF3和Ar，其中，CF4流量为20sccm至50sccm，CHF3流量为50sccm至100sccm，Ar流量为50sccm至70sccm，腔室压强为0至5毫托，电源电压功率为200瓦至300瓦，偏置功率为200瓦至300瓦。
16.根据权利要求1所述的半导体器件的形成方法，其特征在于，在形成掺杂区之后，在栅极结构顶部形成金属硅化物。
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4193638B2 (ja) * | 2003-08-20 | 2008-12-10 | ソニー株式会社 | 半導体装置の製造方法および半導体装置 |
| CN102054697A (zh) * | 2009-10-29 | 2011-05-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的器件层制作方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |