KR100876872B1 - 반도체 소자의 금속 게이트 형성방법 - Google Patents

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Abstract

본 발명은 기판과 게이트 스페이서 간의 응력차이를 완화시킬 수 있는 반도체 소자의 금속 게이트 형성방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 금속 게이트 형성방법은, 반도체 기판 상에 게이트 산화막, 폴리실리콘막, 텅스텐막 및 하드마스크 질화막을 순차로 형성하는 단계; 상기 하드마스크 질화막과 텅스텐막을 선택적으로 제거하는 단계; 상기 게이트 산화막이 노출되지 않을 정도로 상기 폴리실리콘막을 선택적으로 일부 제거하여 게이트 패턴을 형성하는 단계; 상기 선택적으로 일부 제거된 폴리실리콘막을 선택적 산화 공정으로 산화시켜 상기 게이트 패턴의 측면 및 게이트 산화막 상에 버퍼막을 형성하는 단계; 및 상기 버퍼막이 형성된 기판의 전면 상에 게이트 스페이서를 형성하는 단계;를 포함한다. 본 발명에 따르면, 기존 공정의 큰 변화없이 식각 공정의 개선을 통하여 확보된 잔류 폴리실리콘막을 선택적 산화 공정에 의하여 산화시켜 기판과 게이트 스페이서간의 응력 차이를 완화시킬 수 있는 충분한 산화 버퍼막을 형성할 수 있으며, 따라서, 소자의 리프레쉬(refresh)를 향상시킬 수 있다.

Description

반도체 소자의 금속 게이트 형성방법{METHOD FOR FORMING METAL GATE IN SEMICONDUCTOR DEVICE}
도 1 내지 도 3은 종래 기술에 따른 반도체 소자의 금속 게이트 형성방법을 도시한 공정별 단면도.
도 4 내지 도 7은 본 발명에 따른 반도체 소자의 금속 게이트 형성방법을 도시한 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
100; 반도체 기판 200; 게이트 산화막
300,300a,300b; 폴리실리콘막 350; 버퍼막
400,400a; 텅스텐막 500,500a; 하드마스크 질화막
600; 게이트 패턴 700; 질화막
800; 소정의 막 900; 게이트 스페이서
본 발명의 반도체 소자의 금속 게이트 형성방법에 관한 것으로, 보다 상세하게는 선택적 산화공정으로 기판과 게이트 스페이서간의 응력차이를 완화시킬 수 있 는 버퍼막을 확보할 수 있는 반도체 소자의 금속 게이트 형성방법에 관한 것이다.
일반적으로, 반도체 소자의 고집적화에 따른 고속신호처리에 대한 요구가 점점 증가되고 있는 것이 최근의 추세이다. 이러한 요구에 부응하기 위해 종래 기술에 따른 반도체 소자의 금속 게이트 형성방법에 있어서는 게이트에 적용되는 물질을 비저항이 낮은 물질을 사용하였다.
이러한 대표적인 예가 기존의 비저항이 높은 폴리실리콘(polysilicon) 단일구조에서 탈피하여 폴리실리콘(polysilicon)과 텅스텐실리사이드(WSix)의 이중구조로 된 금속 게이트 구조이다.
종래 기술에 따른 반도체 소자의 금속 게이트 형성방법을 도 1 내지 도 3을 참조하여 설명하면 다음과 같다.
종래 기술에 따른 반도체 소자의 금속 게이트 형성방법은, 도 1에 도시된 바와 같이, 반도체 기판(10)상에 게이트 산화막(20), 폴리실리콘막(30), 텅스텐막(40) 및 하드마스크 질화막(50)을 순차로 형성한다.
이어서, 도 2에 도시된 바와 같이, 상기 폴리실리콘막(30), 텅스텐막(40) 및 하드마스크 질화막(50)을 선택적으로 제거하여 패터닝된 폴리실리콘막(30a), 텅스텐막(40a) 및 하드마스크 질화막(50a)으로 구성된 게이트 패턴(60)을 형성한다.
그다음, 도 3에 도시된 바와 같이, 상기 폴리실리콘막(30a)에 대한 선택적 산화(selective oxidation) 공정으로 버퍼막(35)을 형성한다.
다음으로, 선택적으로 산화된 폴리실리콘막(30b)과 텅스텐막(40a) 및 하드마스크 질화막(50a)을 비롯한 상기 기판(10) 전면상에 게이트 스페이스 질화막(70)과 게이트 스페이스 산화막(80)을 형성한다.
그러나, 종래 기술에 따른 반도체 소자의 금속 게이트 형성방법에 있어서는 다음과 같은 문제점이 있다.
종래 기술에 있어서는, 금속을 게이트에 사용함에 따라 게이트 스페이서에 의한 하부층과의 응력 차이를 완화시킬 수 있는 버퍼막을 직접적으로 형성할 수가 없게 된다. 따라서, 버퍼막을 형성하기 위해선 선택적 산화(selective oxidation) 공정에 의한 부분 산화 공정을 도입하여야 한다.
이와 같은 선택적 산화 공정에 의하면, 도 3에 도시된 바와 같이, 폴리실리콘막(30b) 측면부분은 용이하게 산화막으로 치환되어 버퍼막이 형성되지만, 하부의 게이트 산화막(20)과 기판(10)간에는 충분히 산화막이 형성되지 못하여 버퍼막이 형성되지 못한다는 문제점이 있다.
이에 본 발명은 상기한 종래 기술상의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 폴리실리콘막의 일부만을 식각하고 선택적 산화 공정을 도입하여 게이트 산화막상에도 버퍼막을 형성할 수 있는 반도체 소자의 금속 게이트 형성방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속 게이트 형성방법은, 반도체 기판 상에 게이트 산화막, 폴리실리콘막, 텅스텐막 및 하드마스크 질화막을 순차로 형성하는 단계; 상기 하드마스크 질화막과 텅스텐막을 선택적으로 제거하는 단계; 상기 게이트 산화막이 노출되지 않을 정도로 상기 폴리실리콘막을 선택적으로 일부 제거하여 게이트 패턴을 형성하는 단계; 상기 선택적으로 일부 제거된 폴리실리콘막을 선택적 산화 공정으로 산화시켜 상기 게이트 패턴의 측면 및 게이트 산화막 상에 버퍼막을 형성하는 단계; 및 상기 버퍼막이 형성된 기판의 전면 상에 게이트 스페이서를 형성하는 단계;를 포함한다.
본 발명에 의하면, 식각 공정의 개선을 통하여 확보된 잔류 폴리실리콘막을 선택적 산화 공정에 의하여 산화시켜 기판과 게이트 스페이서간의 응력 차이를 완화시킬 수 있는 충분한 산화 버퍼막을 형성할 수 있다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 4 내지 도 7은 본 발명에 따른 반도체 소자의 금속 게이트 형성방법을 도시한 공정별 단면도이다.
본 발명에 따른 반도체 소자의 금속 게이트 형성방법은, 도 4에 도시된 바와 같이, 반도체 기판(100)상에 게이트 산화막(200), 폴리실리콘막(300), 텅스텐막(400) 및 하드마스크 질화막(500)을 순차로 형성한다.
이어서, 도 5에 도시된 바와 같이, 상기 하드마스크 질화막(500)과 텅스텐막(400)을 선택적으로 제거한다. 계속하여, 상기 게이트 산화막(200)이 노출되지 않을 정도로 상기 폴리실리콘막(300)을 선택적으로 일부 제거한다.
그 결과, 선택적으로 제거된 하드마스크 질화막(500a)과 텅스텐막(400a) 및 폴리실리콘막(300a)으로 이루어진 게이트 패턴(600)을 형성한다. 이때, 상기 폴리실리콘막(300a)은 상기 게이트 산화막(200) 전면상에도 어느 정도의 두께로 잔류한 다.
그다음, 도 6에 도시된 바와 같이, 선택적으로 일부 제거된 폴리실리콘막(300a)을 선택적 산화(selective oxidation) 공정으로 산화시켜 버퍼막(350)을 형성한다. 상기 버퍼막(350)은 상기 게이트 패턴(600)의 측면 및 게이트 산화막(200) 전면상에 형성된다.
상기 선택적 산화 공정은 습식 또는 건식 분위기와, H2 체적의 20% 이하의 O2 체적 조건과, 700℃~1,100℃ 온도 조건에서 진행하도록 한다.
다음으로, 도 7에 도시된 바와 같이, 상기 기판(100) 전면상에 질화막(700)과 소정의 막(800)을 순차로 형성하여 게이트 스페이서(900)를 형성한다.
상기 질화막(700)은 상기 선택적으로 일부 제거된 폴리실리콘막(300a) 두께의 100~500% 두께로 형성하며, LPCVD(low pressure chemical vapor deposition)와 PECVD(plasma enhanced chemical vapor deposition)중에서 어느 하나의 방법으로 형성할 수 있다.
상기 소정의 막(800)은 산화막, SOG막, PSG막 및 BPSG막 중에서 선택된 어느 하나로 형성하는데, 산화막은 SiH4와 O2 가스의 조합, SiH4와 N2O 가스의 조합, 및 N2O와 SiH2Cl 가스의 조합 중에서 어느 하나의 가스의 조합을 이용하여 형성한다.
본 발명의 원리와 정신에 위배되지 않는 범위에서 여러 실시예는 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명할 뿐만 아니라 용이하게 실시할 수 있다. 따라서, 본원에 첨부된 특허청구범위는 이미 상술된 것에 한정되 지 않으며, 하기 특허청구범위는 당해 발명에 내재되어 있는 특허성 있는 신규한 모든 사항을 포함하며, 아울러 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해서 균등하게 처리되는 모든 특징을 포함한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 금속 게이트 형성방법에 있어서는 다음과 같은 효과가 있다.
본 발명에 있어서는, 기존 공정의 큰 변화없이 식각 공정의 개선을 통하여 확보된 잔류 폴리실리콘막을 선택적 산화 공정에 의하여 산화시켜 기판과 게이트 스페이서간의 응력 차이를 완화시킬 수 있는 충분한 산화 버퍼막을 형성할 수 있다. 따라서, 소자의 리프레쉬(refresh)를 향상시킬 수 있는 효과가 있다.

Claims (7)

  1. 반도체 기판 상에 게이트 산화막, 폴리실리콘막, 텅스텐막 및 하드마스크 질화막을 순차로 형성하는 단계;
    상기 하드마스크 질화막과 텅스텐막을 선택적으로 제거하는 단계;
    상기 게이트 산화막이 노출되지 않을 정도로 상기 폴리실리콘막을 선택적으로 일부 제거하여 게이트 패턴을 형성하는 단계;
    상기 선택적으로 일부 제거된 폴리실리콘막을 선택적 산화 공정으로 산화시켜 상기 게이트 패턴의 측면 및 게이트 산화막 상에 버퍼막을 형성하는 단계; 및
    상기 버퍼막이 형성된 기판의 전면 상에 게이트 스페이서를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 금속 게이트 형성방법.
  2. 제1항에 있어서,
    상기 선택적 산화 공정은 습식 또는 건식 분위기와, H2 체적의 20% 이하의 O2 체적 조건과, 700℃~1,100℃ 온도 조건에서 진행되는 것을 특징으로 하는 반도체 소자의 금속 게이트 형성방법.
  3. 제1항에 있어서,
    상기 게이트 스페이서를 형성하는 단계는 질화막과 소정의 막을 순차로 형성하는 것을 특징으로 하는 반도체 소자의 금속 게이트 형성방법.
  4. 제3항에 있어서,
    상기 질화막은 상기 선택적으로 일부 제거된 폴리실리콘막 두께의 100~500% 두께로 형성되는 것을 특징으로 하는 반도체 소자의 금속 게이트 형성방법.
  5. 제3항에 있어서,
    상기 질화막은 LPCVD와 PECVD중에서 어느 하나의 방법으로 형성되는 것을 특징으로 하는 반도체 소자의 금속 게이트 형성방법.
  6. 제3항에 있어서,
    상기 소정의 막은 산화막, SOG막, PSG막 및 BPSG막 중에서 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 금속 게이트 형성방법.
  7. 제6항에 있어서,
    상기 산화막은 SiH4와 O2 가스의 조합, SiH4와 N2O 가스의 조합, 및 N2O와 SiH2Cl 가스의 조합 중에서 어느 하나의 가스의 조합을 이용하는 것을 특징으로 하는 반도체 소자의 금속 게이트 형성방법.
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