CN101140908A - 闪存装置制造方法 - Google Patents

Abstract

一种闪存装置的制造方法，包括蚀刻层叠于半导体衬底上的部分隧穿氧化物层、第一多晶硅层、硬掩模层和半导体衬底，由此形成沟槽。使用绝缘层填充该沟槽，由此形成隔离层。清除该隔离层的部分顶面，由此控制该隔离层的有效场高度(EFH)，同时部分地暴露该第一多晶硅层的侧部。使用二氯硅烷(DCS)为源气体，在包括该暴露的第一多晶硅层的各个隔离层的表面上形成用于间隙壁的氧化物层。执行蚀刻工艺，使得氧化物层仅保留在该第一多晶硅层的侧部上，由此形成间隙壁。将间隙壁之间的隔离层蚀刻至一厚度。除去该间隙壁。随后在各个隔离层的表面上形成介电层和第二多晶硅层。

Description

闪存装置制造方法

技术领域

本发明一般而言涉及闪存装置，更具体而言涉及减小了浮置栅极之间的干扰电荷的闪存装置制造方法。

背景技术

近年来，在NAND(与非)闪存的制造中，随着装置集成水平的提高，形成单元有源区和单元场区的空间的尺寸减小。由于介电层(包括浮置栅极、控制栅极等)形成于窄的有源空间内，栅极之间的距离减小。因此，产生了干扰问题。

具体而言，在采用了先进的自对准沟槽隔离(STI)的一般NAND闪存装置内，必须减小浮置栅极之间的干扰电荷以发展多级单元(MLC)。

图1为示出了采用先进STI制造一般NAND闪存装置的方法的透视图。

参考图1，在半导体衬底1上形成隧穿氧化物层2和第一多晶硅层3。通过采用隔离掩模的蚀刻工艺，依次蚀刻第一多晶硅层3、隧穿氧化物层2和半导体衬底1，由此形成沟槽。

在整个表面上形成例如高密度等离子体(HDP)氧化物层的绝缘层以填充该沟槽。抛光(例如通过化学机械抛光(CMP))该绝缘层以暴露第一多晶硅层3的顶面，由此形成沟槽内的隔离层4。

在整个表面上形成第二多晶硅层5。使用掩模蚀刻第二多晶硅层5，由此形成包括第一多晶硅层3和第二多晶硅层5的浮置栅极。在整个表面上形成介电层6和用于控制栅极的导电层7。

如果通过以上方法形成该浮置栅极，则隔离层的宽度由于装置的集成度更高而减小。因此，相邻浮置栅极之间的距离减小，由于相邻浮置栅极之间距离减小而产生干扰电荷。

为了减小浮置栅极之间的干扰电荷(C_fgy)，降低浮置栅极之间绝缘层的高度。

如果绝缘层的高度至少降低到特定厚度，则半导体衬底1和控制栅极7之间的距离减小，导致击穿电压降低。因此，必须减小干扰电荷，同时将浮置栅极侧部上绝缘层的厚度维持在特定值。

用于减小干扰电荷的一种方法为，在浮置栅极侧壁上形成间隙壁之后，降低其中形成了介电层和控制栅极的间隙壁之间的隔离层的高度。

图2为示出了通过采用在浮置栅极侧壁上形成间隙壁的工艺而制造一般NAND闪存装置的方法的剖面视图。

参考图2，依次在半导体衬底10上形成隧穿氧化物层11、用于浮置栅极的第一多晶硅层12、缓冲氧化物层(未示出)和氮化物层(未示出)。通过蚀刻工艺蚀刻部分该氮化物层(未示出)、缓冲氧化物层(未示出)、第一多晶硅层12、隧穿氧化物层11和半导体衬底10，从而形成沟槽。在整个表面上形成HDP氧化物层，从而填充该沟槽。

执行抛光工艺，直到暴露氮化物层的顶面，由此形成隔离层13。蚀刻隔离层13的部分顶面，从而控制隔离层13的有效场高度(EFH)。在除去该氮化物层和该缓冲氧化物层之后，在暴露的第一多晶硅层12的侧壁上形成间隙壁。以间隙壁为掩模部分地除去隔离层13的顶面，由此清除间隙壁。在整个表面上依次形成介电层14和用于控制栅极的第二多晶硅层15。

在间隙壁清除工艺中，执行湿法蚀刻工艺。间隙壁和隔离层13具有相似的湿法蚀刻速率。因此，当清除间隙壁时，间隙壁与形成于间隙壁下方的隔离层13一起被清除。因此，隔离层13的高度低于隧穿氧化物层11的高度。因此，使半导体衬底10和控制栅极15之间的距离最小化，由此形成了击穿电压非常低的脆弱结构。

发明内容

本发明实施方案涉及NAND闪存装置制造方法，其中间隙壁形成于暴露的浮置栅极的侧部上。执行干法蚀刻工艺，使得隔离层的中心部分相对较低。通过湿法蚀刻工艺清除间隙壁，由此减小浮置栅极之间的干扰电荷。

在一个实施方案中，NAND闪存装置的制造方法包括蚀刻层叠于半导体衬底上的部分隧穿氧化物层、第一多晶硅层、硬掩模层和半导体衬底，由此形成沟槽。使用绝缘层填充该沟槽，由此形成隔离层。清除该隔离层的部分顶面，由此控制该隔离层的有效场高度(EFH)，同时部分地暴露该第一多晶硅层的侧部。使用二氯硅烷(dichlorosilane，DCS)为源气体，在包括该暴露的第一多晶硅层的各个隔离层的表面上形成用于间隙壁的氧化物层。执行蚀刻工艺，使得氧化物层保留在该第一多晶硅层的侧部上，由此形成间隙壁。将间隙壁之间的隔离层蚀刻至一厚度。除去该间隙壁。随后在各个隔离层的表面上形成介电层和第二多晶硅层。

可以使用掺杂多晶硅层，或者未掺杂多晶硅层和掺杂多晶硅层的双层结构形成该第一多晶硅层。

该硬掩模可包括缓冲氧化物层和氮化物层。

该方法还可以包括在形成该氧化物层之前除去该硬掩模层。

可通过单晶片型低压化学气相沉积(LP-CVD)形成该氧化物层。

可以在700至850℃的温度范围和50至500Torr的压力范围内形成该氧化物层。

该氧化物层可形成至200至500埃的厚度。

当形成该氧化物层时，硅源气体可以采用DCS SiH₂Cl₂，氧源气体可以采用N₂O，承载及净化源气体可采用N₂。

源气体N₂O和DCS的比率可设置为20∶1至3000∶1范围。

该氧化物层可包括比率为1∶1.9至1∶2.5的硅和氧，且折射率为1.4至1.45。

可通过干法蚀刻工艺形成该间隙壁。

可以通过采用稀释的氧化物蚀刻剂(BOE)或HF的湿法蚀刻工艺清除该间隙壁。

在间隙壁清除工艺时，该湿法蚀刻速率可设置为三倍至两百倍范围。

附图说明

图1为示出了采用先进STI的一般NAND闪存装置制造方法的透视图；

图2为示出了采用在浮置栅极侧壁上形成间隙壁的工艺的一般NAND闪存装置制造方法的剖面视图；

图3A至3F为示出了根据本发明实施方案采用STI的NAND闪存装置制造方法的剖面视图。

具体实施方式

现在参考附图描述根据本发明的具体实施方案。

图3A至3F为示出了根据本发明实施方案采用STI的NAND闪存装置制造方法的剖面视图。

参考图3A，依次在半导体衬底100上形成隧穿氧化物层102、用于浮置栅极的第一多晶硅层104、用于硬掩模的缓冲氧化物层106和用于硬掩模的氮化物层108。可以使用掺杂多晶硅层，或者未掺杂多晶硅层和掺杂多晶硅层的双层结构形成第一多晶硅层104。缓冲氧化物层106防止在清除氮化物层108时(即，后续的工艺)由于磷酸而在第一多晶硅层104表面上发生损伤。可以根据需要省略该缓冲层氧化物层106。

通过曝光工艺和干法蚀刻工艺蚀刻部分氮化物层108、缓冲氧化物层106、第一多晶硅层104、隧穿氧化物层102和半导体衬底100，由此形成沟槽110。

参考图3B在包括第一多晶硅层104的沟槽110侧壁上执行氧化工艺，从而消除由干法蚀刻工艺引起的任何损伤。使用自由基方法(radical method)执行该氧化工艺。该自由基方法用于防止在执行一般的干法和湿法氧化工艺时第一多晶硅层104的再氧化。

在表面上形成绝缘层，使得沟槽110被间隙填充。可以通过化学气相沉积(CVD)、物理气相沉积(PVD)或者固相晶粒(solid phase grain，SPG)方法，使用包括单层或多层的HDP氧化物层形成该绝缘层。

执行CMP工艺以暴露该氮化物层的顶面，由此形成隔离层12。可以直到执行退火工艺才执行该CMP工艺，从而提高该绝缘层的密度。

参考图3C，使用稀释的氧化物蚀刻剂(BOE)或者氢氟酸(HF)的湿法蚀刻工艺，部分蚀刻该绝缘层112的顶面，从而控制隔离层112的EFH。

随后执行使用磷酸的湿法蚀刻工艺，从而除去氮化物层108。在除去该氮化物层108时，蚀刻目标设置为沉积厚度的150％至170％。由于氮化物层108和缓冲氧化物层106的蚀刻选择性，部分清除了缓冲氧化物层106的顶面。由于缓冲氧化物层106形成于第一多晶硅层104上，第一多晶硅层104的表面在清除氮化物层108时未受损伤。通过湿法蚀刻工艺清除残余的缓冲氧化物层106。

参考图3D，在整个表面上形成用于间隙壁的氧化物层。可以通过单晶片型低压化学气相沉积(LP-CVD)在700至850℃的温度范围和50至500Torr的压力范围下，形成厚度为200至500埃的氧化物层。通过莲蓬头(showerhead)方法施加源气体。该源气体可包括硅源气体、氧源气体、承载与净化源气体。该硅源气体采用DCS SiH₂Cl₂，该氧源气体采用N₂O，该承载与净化源气体采用N₂。源气体N₂O和DCS的比率可以设置为20∶1至3000∶1的范围。

如果与形成氧化物层工艺中的现有方法以相同的方式将LP-CVD方法实施为炉式，则在干法蚀刻工艺时不会出现问题，但是在间隙壁清除工艺(即，后续的工艺)时不是以高速执行湿法蚀刻工艺。因此，如果在形成氧化物层时如上所述采用单晶片型LP-CVD，则在间隙壁清除工艺(即，后续的工艺)时湿法蚀刻速率可以增大。

此外，不使用MS、TEOS或TCS，而是使用DCS SiH₂Cl₂作为硅源气体，则可以进一步提高间隙壁清除工艺时的湿法蚀刻速率。换而言之，由于使用DCS作为源气体形成该氧化物层，间隙壁清除工艺时湿法蚀刻速率增大。此外，由于通过单晶片型LP-CVD方法形成氧化物层，间隙壁清除工艺时湿法蚀刻速率可进一步增大。

如果如前所述在形成该氧化物层时将源气体N₂O和DCS的比率设置为20∶1至3000∶1的范围，则硅与氧的比率为1∶2至1∶2.1，且折射率为1.45至1.46。然而，在本发明的氧化物层内，硅与氧的比率为1∶1.9至1∶2.5，且折射率为1.45至1.45。因此，相对于现有方法，在本发明中的折射率更低。

在该氧化物层上执行干法蚀刻工艺，由此在第一多晶硅层104的侧壁上形成间隙壁114。使用间隙壁114为掩模，在间隙壁114之间蚀刻隔离层112至特定厚度。在干法蚀刻工艺时，该氧化物层具有与由LP-CVD方法形成的氧化物层或由等离子体方法形成的氧化物层相似的蚀刻选择性。可以蚀刻该隔离层112的特定厚度，但是当形成间隙壁114时，间隙壁114下方的隔离层112不被蚀刻。

参考图3E，通过采用BOE或HF的湿法蚀刻工艺清除间隙壁114。由于使用以DCS为源形成的氧化物层形成该间隙壁114，则在间隙壁114清除工艺时与一般氧化物层相比，湿法蚀刻速率增大了三倍至两百倍。湿法蚀刻速率倍数设置为可以清除间隙壁114的最小倍数。

参考图3F，在表面上依次形成介电层116和用于控制栅极的第二多晶硅层118。

如前所述，使用DCS为源气体形成氧化物层，并执行干法蚀刻工艺以在第一多晶硅层104侧壁上形成间隙壁114并降低间隙壁114之间的隔离层112的高度。通过湿法蚀刻工艺清除间隙壁114。因此可以减小浮置栅极之间的干扰电荷。因此，可以在50nm或以下尺寸的NAND闪存装置内实施MLC。

如前所述，根据本发明，通过单晶片型LP-CVD形成用于间隙壁的氧化物层。执行干法蚀刻工艺以在第一多晶硅层的侧壁上形成间隙壁并相对降低隔离层的中心部分的高度。通过湿法蚀刻工艺清除间隙壁。因此可以减小浮置栅极之间的干扰电荷。

由于干扰电荷减小，可以在50nm或以下尺寸的NAND闪存装置内实施MLC。

本发明的上述实施方案是出于阐述而非限制目的。各种备选和等同实施方案是可能的。其他添加、减少、或调整鉴于本揭示内容是显而易见的，并落在所附权利要求书的范围内。

本申请主张申请日为2006年9月6日的韩国专利申请第10-2006-085715号的优先权，其全部内容于此引入作为参考。

Claims (13)

1.一种闪存装置制造方法，包括：

蚀刻层叠于半导体衬底上的部分隧穿氧化物层、第一多晶硅层、硬掩模层和半导体衬底，其中所述蚀刻形成沟槽；

使用绝缘层填充所述沟槽，由此形成隔离层；

清除所述隔离层的部分顶面，由此控制所述隔离层的有效场高度，同时部分地暴露所述第一多晶硅层的侧部；

使用二氯硅烷为源气体，在包括所述暴露的第一多晶硅层的各个隔离层的表面上形成用于间隙壁的氧化物层；

执行蚀刻工艺，使得所述氧化物层保留在所述第一多晶硅层的侧部上，由此形成间隙壁；

将所述间隙壁之间的隔离层蚀刻至一厚度；

清除所述间隙壁；以及

在各个隔离层的表面上形成介电层和第二多晶硅层。

2.根据权利要求1的方法，其中使用掺杂多晶硅层，或者包括未掺杂多晶硅层和掺杂多晶硅层的双层结构中的一种形成所述第一多晶硅层。

3.根据权利要求1的方法，其中所述硬掩模层包括缓冲氧化物层和氮化物层。

4.根据权利要求1的方法，还包括在形成所述氧化物层之前除去所述硬掩模层。

5.根据权利要求1的方法，其中通过单晶片型低压化学气相沉积形成所述氧化物层。

6.根据权利要求5的方法，其中在700至850℃的温度范围和50至500Torr的压力范围内形成所述氧化物层。

7.根据权利要求5的方法，其中所述氧化物层形成至200至500埃的厚度。

8.根据权利要求5的方法，其中当形成所述氧化物层时，硅源气体采用二氯硅烷，氧源气体采用N₂O，承载及净化源气体采用N₂。

9.根据权利要求8的方法，其中所述源气体N₂O和二氯硅烷的比率设置为20∶1至3000∶1之间的范围。

10.根据权利要求1的方法，其中所述氧化物层包括比率为1∶1.9至1∶2.5之间的硅和氧，且折射率为1.4至1.45之间。

11.根据权利要求1的方法，其中通过干法蚀刻工艺形成所述间隙壁。

12.根据权利要求1的方法，其中通过采用稀释的氧化物蚀刻剂或HF的湿法蚀刻工艺清除所述间隙壁。

13.根据权利要求12的方法，其中在所述间隙壁清除工艺时，所述湿法蚀刻速率设置为三倍至两百倍的范围内。

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