KR100223998B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

MOS 트랜지스터(10)을 덮도록 층간 절연층(11)상의 절연층(13)에 사진제판기술에 의해 형성 가능한 최소가공 치수 이하의 개구직경을 가지는 개구가 형성된다.
그 개구의 내벽면을 덮도록 절연층(19)이 형성된다.
이 절연층(19)으로부터 반도체 기판(1)에 이르도록, 콘택홀(27)이 형성된다.
이 콘택홀(27)은, 층간 절연층(11) 및 절연층(13)의 부분에서는 사진제판기술에 의해 형성 가능한 최소가공 치수보다 작은 제 1 개구직경을 가지며, 또한 절연층(19)의 부분에서는 제 1 개구 보다 큰 제 2 개구직경을 가지도록 형성된다.
이에 의해, 고집적화에 적합한 반도체 장치 및 그 반도체 장치를 적은 공정수로 제조할 수 있는 제조방법을 제공할 수 있다.

Description

반도체 장치 및 그 제조방법
제1도는 본 발명의 실시예 1에 의한 반도체 장치의 구성을 개략적으로 나타낸 단면도.
제2도~제12도는 본 발명의 실시예 1에 의한 반도체 장치의 제조방법을 공정순으로 나타낸 개략 단면도.
제14도는 본 발명의 실시예 2에 의한 반도체 장치의 구성을 개략적으로 나타낸 단면도.
제13도는 본 발명의 실시예 3에 의한 반도체 장치의 구성을 개략적으로 나타낸 단면도.
제15도~제35도는 본 발명의 실시예 3에 의한 반도체 장치의 제조방법을 공정순으로 나타낸 개략 단면도.
제36도는 본 발명의 실시예 3의 변형예에 의한 반도체 장치의 구성을 개략적으로 나타낸 단면도.
제37도는 본 발명의 실시예 4에 의한 반도체 장치의 구성을 개략적으로 나타낸 단면도.
제38도~제50도는 본 발명의 실시예 4에 의한 반도체 장치의 제조방법을 공정순으로 나타낸 단면도.
제51도는 종래예 있어서의 반도체 장치의 구성을 개략적으로 표시하는 단면도.
제52도~제56도는 제 1 종래예에 의한 반도체 장치의 제조방법을 공정순으로 나타낸 단면도.
제57도~제59도는 게이트 전극층과 도전층이 쇼트하는 것을 설명하기 위한 공정도.
제60도~제61도는 도전층간의 쇼트를 방지하는 제조방법의 공정도.
제62도는 도전층간의 쇼트를 방지하는 제조방법에 있어서 게이트 전극층이 노출된 상태를 나타낸 개략 단면도.
제63도~제69도는 제 2 종래예에 의한 반도체 장치의 제조방법을 공정순으로 나타낸 개략 단면도.
제70도~제74도는 비트선상에 스토리지 노드를 형성하는 경우의 공정도.
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 특징적으로는 콘택홀을 가지는 반도체 장치 및 그 제조방법에 관한 것이다.
먼저, 종래의 콘택홀을 가지는 반도체 장치 및 그 제조방법에 대해서 설명한다.
제51도는, 제 1 종래예에 있어서의 반도체 장치의 구성을 나타낸 개략단면도이다.
제51도를 참조하면, 반도체 기판(1)의 표면에는, MOS(Metal Oxide Semiconductor)트랜지스터(10)가 형성된다.
MOS 트랜지스터(10)는 한쌍의 소스/드레인 영역(3,3)과, 게이트 절연층(5)과, 게이트 전극층(7)을 가지고 있다.
한쌍의 소스/드레인 영역(3, 3)은 반도체 기판(1)의 표면에, 서로 소정의 거리를 두고 형성되어 있다.
게이트 전극층(7)은 이 한쌍의 소스/드레인 영역(3, 3)에 끼워지는 반도체 기판(1)의 표면상에 게이트 절연층(5)을 개재하여 형성되어 있다.
이 MOS 트랜지스터(10)를 덮도록 층간절연층(11)이 반도체 기판(1)의 표면 전면에 형성되어 있다.
이 층간 절연층(11)에는 소스/드레인 영역(3)의 일부 표면에 달하는 콘택홀(525)이 형성되어 있다.
이 콘택홀(525)을 통해서 소스/드레인 영역(3)과 전기적으로 접속 하도록, 전극 등의 도전층(521)이 형성되어 있다.
다음에, 제 1 종래예에 있어서의 반도체 장치의 제조방법에 대하여 설명한다.
제52도~제56도는 제 1 종래예에 있어서의 반도체 장치의 제조 방법을 공정순으로 나타낸 개략 단면도이다.
먼저, 제52도를 참조하면, 반도체 기판(1)의 표면상에 게이트 절연층(5)과 도전층(7a)이 적층되어 형성된다.
도전층(7a)상에는, 사진제판 기술에 의해 레지스트 패턴(531a)이 형성된다.
이 레지스트 패턴(531a)을 마스크로 하여 도전층(7a) 및 게이트 절연층(5)에 에칭이 실시된다.
이후, 레지스트 패턴(531a)이 제거된다.
제53도를 참조하면, 이 에칭에 의해, 소망하는 형상을 가지는 게이트 전극층(7)이 형성된다.
이후, 게이트 전극층(7) 및 소자분리 절연층(도시하지 않음)을 마스크로하여 반도체 기판(1)에 이온주입 등이 설치된다.
이것에 의해, 게이트 전극층(7)의 바로 밑의 영역을 개재하도록 반도체 기판(1)의 표면에, 서로 소정의 거리를 두고 한쌍의 소스/드레인 영역(3, 3)이 형성된다.
이 한쌍의 소스/드레인 영역(3, 3)과 게이트 절연층(5)과 게이트 전극층(7)에 의해 MOS 트랜지스터(10)가 구성된다.
제54도를 참조하면, MOS 트랜지스터(10)를 덮도록 층간 절연막(11)이 형성된다.
제55도를 참조하면, 층간 절연층(11)상에 통상의 사진제판 기술에 의해 레지스트 패턴(531b)이 형성된다.
이 레지스트 패턴(531b)은 소스/드레인 영역(3)의 상측에 홀 패턴(531b1)을 가지고 있다.
이 레지스트 패턴(531b)을 마스크로 하여 층간 절연층(11)에, 이방성 에칭이 실시된다.
이후, 레지스트 패턴(531b)이 제거된다.
제56도를 참조하면, 이 에칭에 의해 층간 절연층(11)에는, 소스/드레인 영역(3)에 이르는 콘택홀(525)이 형성된다.
이 콘택홀(525)을 통해서 소스/드레인 영역(3)과 전기적으로 접속 하도록 층간 절연층(11)상에 도전층(521)이 형성되어서 제 51 도에 나타낸 반도체 장치가 완성된다.
종래의 제 1 예에 의한 반도체 장치에서는, 아래와 같은 문제점이 있었다.
일반적으로, DRAM(Dynamic Random Access Memory)의 고집적화를 추진했을 경우, 메모리셀 사이즈의 축소가 불가피하다.
이 메모리셀 사이즈의 축소에 따라서, 제 51 도에 나타낸 워드선(7)간의 피치 L1도 축소된다.
이에 따라서, 워드선(7)간의 간격 L2도 축소된다.
한편, 콘택홀(525)은 제 55 도, 제 56 도에 나타낸 바와 같이 통상의 사진제판 기술에 의해 형성되기 때문에, 콘택홀(525)의 개구직경 L3는, 사진제판 기술의 한계 때문에 일정치수 이하로 하는 것은 곤란하다.
이와 같은 상황에서, 예를들면 제 55 도에 도시한 공정에서 레지스트패턴(531b)의 홀 패턴(531b1)의 중심(일점 쇄선 Q-Q)이, 사진제판 기술에 의한 마스크의 정렬오차 혹은 치수 오차에 의해, 좌우로 어긋나는 경우가 있다.
제57도는, 홀 패턴(531b1)의 중심이 어긋난 형태를 표시하는 도면이다.
이 제57도에서 도시된 상태에서, 이 레지스트 패턴(531b)을 마스크로 사용하여 층간 절연층(11)에 에칭이 실시되면, 콘택홀은 제58도에 표시하는 것과 같이 형성된다.
예컨대, 콘택홀(525)의 측벽에서 게이트 전극층(7)이 노출되는 상태가 된다.
이 제58도에 표시하는 상태에서 도전층(521)이 형성되면, 제59도에 나타낸 바와 같이 도전층(521)과 게이트 전극층(7)이 전기적으로 쇼트된 상태로 되고 만다.
이 쇼트를 방지하기 위해서는, 아래의 방법을 고려할 수가 있다.
제60도와 제61도는 이 쇼트를 방지하는 방법의 공정을 표시하는 개략 단면도이다.
먼저, 제60도를 참조하면, 콘택홀(525)의 측벽으로 부터 노출된 게이트 전극층(7)의 표면을 덮도록 절연층(601a)이 형성된다.
이후, 이 절연층(601a)에 이방성 RIE(Reactive Ion Etching)에 의한 에칭이 실시된다.
제61도를 참조하면, 이 에칭에 의해, 콘택홀(525)의 측벽 및 게이트 전극층(7)의 노출 표면을 덮도록 측벽 절연층(601)이, 자기정렬적으로 형성된다.
이와 같이 측벽 절연층(601)을 설치하는 것에 의해, 게이트 전극층(7)의 표면을 덮을 수 있으므로, 도전층과 게이트 전극층(7)과의 쇼트를 방지할 수 있다.
그러나, 제60도, 제61도에 표시하는 절연층(601a)의 에칭 제어는 용이하지 않다.
이 때문에, 이 방법에서도 제62도에 도시한 바와 같이 게이트 전극층(7)의 일부(P부)가 측벽 절연층(601)으로 부터 노출되는 경우가 있었다.
또, 제61도와 같이 게이트 전극층(7)의 표면이 측벽 절연층(601)에 의해 완전히 덮여지는 경우라도, 게이트 전극층(7)을 덮는 부분의 측벽 절연층(601)의 막 두께는 얇게 된다.
이 때문에, 동작시에 생기는 도전층과 게이트 전극층(7)과의 전위차에 의해, 측벽 절연층(601)을 통해서 도전층과 게이트 전극층(7)과의 사이에서 전류가 흐를 가능성이 있다.
상기 문제점을 또한 해결할 수 있는 방법이, 예를들면 일본국 특개평 6-260442호 공보에 개시되어 있다.
이 방법을 제 2 종래예로서 아래에서 설명한다.
제63도~제69도는, 제 2 종래예에 있어서의 반도체 장치의 제조 방법을 공정순으로 나타낸 개략 단면도 이다.
먼저 제63도를 참조하면, 반도체 기판(1)의 소자분리 절연층(241)에 의해 분리된 표면에, 한쌍의 소스/드레인 영역(3)과 게이트 절연층(5)과 게이트 전극층(7)으로 구성되는 MOS 트랜지스터(10)가 형성된다.
이 MOS 트랜지스터(10)를 덮도록 반도체 기판(1)의 표면 전면에, 예를 들면 실리콘 산화막으로된 층간 절연층(11)이 형성된다.
이 층간 절연층(11) 상에, 절연층(11)과는 다른 피(被)에칭 특성을 가지는 다결정실리콘층(13a)이 형성된다.
이 다결정실리콘층(13a)상에, 층간 절연층(11)과 같은 피에칭특성을 가지는 실리콘 산화막(15)이 형성된다.
제64도를 참조하면, 실리콘 산화막(13)상에, 레지스트 패턴(371a)이 형성된다.
이 레지스트 패턴(371a)을 마스크로 사용하여 실리콘 산화막(15)에 이방성 에칭이 실시된다.
이것에 의해, 실리콘 산화막(15)에 개구(23)가 형성된다.
이후, 레지스트 패턴(371a)이 제거된다.
제65도를 참조하면, 개구(23)의 내벽면을 덮도록 표면 전면에 실리콘 산화막(17a)이 형성된다.
이 실리콘 산화막(17a)의 전면에 이방성 에칭이 실시된다.
제66도를 참조하면, 이 이방성 에칭에 의해, 개구(23)의 측벽에 실리콘 산화막으로된 측벽 절연층(17)이 잔존한다.
이 실리콘 산화막(15)과 측벽 절연층(17)과를 마스크로 하여, 다결정 실리콘층(13a)에 이방성 에칭이 실시된다.
제67도를 참조하면, 이 에칭에 의해, 다결정실리콘층(13a)에 개구(25)가 형성된다.
이 개구(25)를 가지는 다결정실리콘층(13a)을 마스크로 사용하여 층간 절연층(11)에 이방성 에칭이 실시된다.
제68도를 참조하면, 이 이방성 에칭에 의해, 다결정실리콘층(13a)의 개구(25)와 동일한 개구직경 D3을 가지는 콘택홀(727)이 층간절연층(11)에 형성된다.
또한, 이 이방성 에칭에 의해, 층간 절연층(11)과 동일한 에칭 특성을 가지는 실리콘 산화막(15)과 측벽 절연층(17)이 제거된다.
제69도를 참조하면, 콘택홀(727)을 매립하여 소스/드레인 영역(3)과 전기적으로 접속하도록, 다결정실리콘층(13a)상에 다결정실리콘층(13b)이 형성된다.
이후, 통상의 사진제판 기술 및 에칭기술에 의해, 다결정실리콘(13b, 13a)이 차례로 에칭되어, 소망하는 형상을 가지는 도전층(13)이 형성된다.
상기 방법에 따르면, 제66도의 공정에 있어서, 개구(23)의 측벽에 측벽 절연층(17)이 형성되며, 이 실리콘산화막(15)과 측벽 절연층(17)과를 마스크로 사용하여 다결정 실리콘층(13)에 에칭이 실시 된다.
이 때문에, 제67도에 나타낸 개구(25)의 직경은 사진제판기술의 최소 가공치수 보다 작은 개구직경으로 할 수 있다.
따라서, 이 개구(25)를 가지는 다결정실리콘층(13a)을 마스크로하여 에칭되는 층간절연층(11)의 콘택홀(727)의 개구직경 D3도, 사진제판기술에 의해 형성가능한 최소 가공치수 보다 작게할 수가 있다.
이 때문에, 고집적화로 게이트 전극층(7)간격이 작게되었을 경우 에도, 도전층(13)과 게이트 전극층(7)과의 쇼트를 방지할 수가 있다.
그러나, 제 2 종래예는 제69도의 도전층(13)이 비트선이며, 비트선(13)상에 스토리지 노드를 형성하는 경우에, 제조공정이 복잡하게 되는 문제점이 있었다.
이하, 이에 대하여 상세하게 설명한다.
제70도~제74도는, 제 2 종래예에서 비트선 상에 스토리지 노드를 형성하는 경우의 공정도를 개략적으로 나타낸 단면도이다.
먼저 제70도를 참조하면, 제63도의 공정에서 설명한 바와 마찬 가지로, 비트선(13)을 덮도록 실리콘 산화막으로된 층간절연층(711)과, 다결정실리콘층(713a)과, 실리콘산화막(715)이 차례로 적층되어 형성된다.
다음에 제71도를 참조하면, 제64도의 공정에서 설명한 바와 마찬가지로, 실리콘산화막(715)상에 레지스트 패턴(771a)이 형성되며, 이 레지스트 패턴(771a)을 마스크로 하여 실리콘산화막(715)에 에칭이 실시된다.
이에 의해, 실리콘 산화막(715)에 개구(723)가 형성된다.
이후, 레지스트 패턴(771a)이 제거된다.
제72도를 참조하면, 제65도의 공정에서 설명한 바와 마찬가지로, 개구(723)의 내벽면을 덮도록 표면 전면에 실리콘산화막(717a)이 형성된다. 이 실리콘산화막(717a)의 전면에 이방성 에칭이 실시된다.
제73도를 참조하면, 제66도의 공정에서 설명한 바와 마찬가지로, 이 에칭에 의해 개구(723)의 측벽에 측벽 절연층(717)이 형성된다.
이 실리콘 산화막(715)과 측벽 절연층(717)을 마스크로 하여 다결정실리콘막(713a)에 이방성 에칭이 실시된다.
제74도를 참조하면, 제67도, 제68도의 공정에서 설명한 바와 마찬가지로, 이 이방성 에칭에 의해, 다결정실리콘막(713a)에 개구가 형성된다.
이 다결정실리콘막(713a)을 마스크로하여 절연층(711) 및 (11)에 이방성 에칭이 실시된다.
이것에 의해, 절연층(711, 11)에, 스트로지 노드용 콘택홀(727a)이 형성된다.
또한, 제73도에 도시된 실리콘산화막(715)과 측벽 절연층(717)은 절연층(711)과 (11)의 에칭시에 제거된다.
이후, 콘택홀(727a)을 통해서 MOS 트랜지스터(10)의 소스/드레인 영역(3)에 전기적으로 접속되도록 스토리지 노드가 형성된다.
이와 같이 비트선용 콘택홀(727)의 형성 공정을 반복하는 것에 의해, 스토리지 노드용 콘택홀(727a)은 그 개구직경이 사진제판 기술에 의해 형성 가능한 최소가공 치수보다 작게되도록 형성할 수 있다.
그러나, 이 방법으로 스토리지 노드용 콘택홀(727a)을 형성할 경우에는, 비트선용 콘택홀(727)의 형성 공정을 반복할 필요가 있으며, 제조 공정수가 많아질 수 밖에 없다.
본 발명의 하나의 목적은, 적은 공정수로 고집적화에 적합한 반도체 장치를 제조할 수 있는 제조방법을 제공하는 것이다.
본 발명의 다른 목적은, 고집적화에 적합한 반도체 장치의 구성을 제공하는 것이다.
본 발명의 일 국면에 따른 반도체 장치의 제조방법은, 이하의 공정을 구비하고 있다.
먼저, 반도체 기판의 주 표면에 도전영역이 형성된다.
그리고 반도체 기판의 주 표면상에 제 1 절연층이 형성된다.
그리고 제 1 절연층상에 제 1 절연층과 에칭 속도가 다른 재료로 되어 있는 제 2 절연층이 형성된다.
그리고 도전영역의 상측에 제 1 개구가 있고, 또한 제 1 절연층과 거의 동일한 에칭속도를 가지는 재료로된 제 3 절연층이 제 2 절연층상에 형성된다.
그리고 제 3 절연층의 제 1 개구 측벽에, 제 1 절연층과 거의 동일한 에칭 속도를 가지는 재료로된 측벽 절연층이 형성된다.
그리고 측벽 절연층과 제 3 절연층을 마스크로 하여 제 2 절연층을 제 1 절연층이 노출될 때까지 에칭 제거되어, 제 2 절연층에 제 2 개구가 형성된다.
그리고 제 2 개구를 매립하도록 제 3 절연층 및 측벽 절연층 상에 제 4 절연층이 형성된다.
그리고 제 2 개구의 상측에 제 2 개구직경 보다 큰 개구직경의 홀패턴을 가지는 레지스트가 형성된다.
그리고 제 1, 제 3 및 제 4 절연층은 에칭되기 쉽고, 또한 제 2 절연층을 에칭하기 어려운 조건으로 제 1, 제 2, 제 3 및 제 4 절연층과 측벽 절연층에 레지스트를 마스크로 하여 에칭을 행하는 것에 의해, 제 1, 제 2, 제 3 및 2제 4 절연층을 관통하여 도전영역에 이르며, 또 제 1 및 제 2 절연층부에서는 제 2 개구의 개구직경과 거의 동일한 직경을 가지며, 제 4 절연층부에서는 홀패턴의 개구직경과 거의 동일한 개구직경을 가지는 구멍이 형성된다.
그리고, 구멍을 통해서 도전영역과 전기적으로 접속되며, 또한 제 4 절연층상으로 연장되는 도전층이 형성된다.
본 발명의 일 국면에 따른 반도체 장치의 제조 방법에서는 제 2 절연층에 사진제판 기술로 형성 가능한 최소가공 치수 보다 작은 개구직경을 가지는 제 2 개구가 형성된다.
예를 들면, 이 제 2 개구로서, 일측의 소스/드레인 영역상에 비트선용 콘택을 형성하기 위한 개구와, 타측의 소스/드레인 영역상에 스토리지 노드용 콘택을 형성하기 위한 개구를 형성할 수 있다.
이들 개구를 형성한 후, 비트선용 및 스토리지 노드용 콘택홀을 형성하기 전에, 일단 이들 개구를 매립하도록 제 4 절연층이 형성된다.
이후, 통상의 사진제판 기술로 형성되는 레지스트 패턴을 마스크로 하여, 이 비트선용 혹은 스토리지 노드용의 각 개구의 상측으로부터 콘택홀을 형성하기 위한 이방성 에칭이 행하여진다.
이 에칭에서, 제 2 절연층은 제 4 절연층과 에칭특성이 다른 재료로 되어 있으므로, 제 2 절연층은 거의 에칭되지 않는다.
이 때문에, 콘택홀이 제 2 절연층에 이르면 비트선용 혹은 스토리지 노드용 개구부 바로 밑의 제 1 절연층만이 계속 에칭된다.
결국, 제 1 절연층에는 비트선용 혹은 스토리지 노드용의 개구가 동일한 개구직경, 결국 사진제판 기술에 의해 형성 가능한 최소가공 치수보다 작은 개구직경을 가지는 콘택홀이 형성된다.
이와 같이, 게이트 전극층을 덮는 제 1 절연층에 있어서 콘택홀이 사진제판기술에 의해 형성 가능한 최소가공 치수보다 작은 개구직경을 가지도록 형성할 수 있으므로, 비트선이나 스토리지 노드가 게이트 전극층과 쇼트하는 것이 방지된다.
상기 국면에 있어서 바람직하게는 제 4 절연층이 평탄화된 상부표면을 가지도록 형성된다.
제 4 절연층이 평탄화 되므로, 제 4 절연층 상측에서 사진제판 공정을 정확하게 행하는 것이 가능하게 된다.
상기 국면에 있어서 바람직하게는, 측벽 절연층은 제 1 절연층과 다른 에칭속도를 가지는 재료로 되어 있다.
측벽 절연층이 제 1 절연층과 다른 에칭속도를 가지는 재료로 되어 있으므로, 구멍의 형성시에 있어서 측벽 절연층이 제 2 절연층의 개구직경이 확대되는 것을 방지하는 역할을 하고 있다.
본 발명의 다른 국면에 따른 반도체 장치의 제조방법은 하기의 공정을 구비하고 있다.
먼저, 반도체 기판의 주 표면에 서로 소정의 거리를 두고 제 1 및 제 2 도 전영역이 형성된다.
그리고, 반도체 기판의 주 표면상에 제 1 절연층이 형성된다.
그리고, 제 1 절연층상에 제 1 절연층과 다른 에칭속도를 가지는 재료로된 제 2 절연층이 형성된다.
그리고, 제 2 절연층상에 제 1 절연층과 거의 동일한 에칭속도를 가지는 재료로 되며, 또한 제 1 및 제 2 도전영역의 상측에 제 1 및 제 2 개구를 가지는 제 3 절연층이 형성된다.
그리고, 제 1 및 제 2 개구 측벽에 각각 제 1 및 제 2 측벽 절연층이 형성된다.
그리고, 제 1 및 제 2 측벽 절연층과 제 3 절연층을 마스크로 하여 제 2 절연층이 제 2 절연층 표면이 노출될 때까지 에칭제거 되며, 제 2 절연층에 제 3 및 제 4 개구가 형성된다.
그리고, 제 3 및 제 4 개구를 매립하도록 제 3 절연층 및 제 1 및 제 2 측벽 절연층 상에 제 4 절연층이 형성된다.
그리고, 제 3 개구의 상측에 제 3 개구직경보다 큰 개구직경을 가지는 홀패턴을 가지는 제 1 레지스트가 형성된다.
그리고, 제 1, 제 3 및 제 4 절연층은 에칭하기 쉽고, 또한 제 2 절연층은 에칭하기 어려운 조건으로, 제 1, 제 2, 제 3 및 제 4 절연층과 측벽절연층에, 제 1 레지스트를 마스크로 하여 에칭이 행하여 지므로, 제 1, 제 2, 제 3 및 제 4 절연층을 관통하여 제 1 도전영역에 이르며, 또한 제 1 및 제 2 절연층부에서는 제 3 개구의 개구직경과 거의 동일한 직경을 가지며, 제 4 절연층부에서는 제 1 레지스트의 홀 패턴의 개구직경과 거의 동일한 개구직경을 가지는 제 1 구멍을 통해서 제 1 도전영역과 전기적으로 접속된다.
제 1 구멍을 통해서 제 1 도전영역과 전기적으로 접속되며, 또한 제 4 절연층상으로 연장되는 제 1 도전층이 형성된다.
제 1 도전층을 덮도록 제 4 절연층상에, 제 1 절연층과 거의 동일한 에칭속도를 가지는 재료로된 제 5 절연층이 형성된다.
그리고, 제 4 개구의 상측에 제 4 개구의 개구직경보다 큰 개구직경을 홀패턴을 가지는 제 2 레지스트가 제 5 절연층상에 형성된다.
그리고, 제 1, 제 3, 제 4 및 제 5 절연층은 에칭되기 쉽고, 또한 제 2 절연층은 에칭되기 어려운 조건에서, 제 1, 제 2, 제 3, 제 4 및 제 5 절연층에 제 2 레지스트를 마스크로 하여 에칭을 행하므로서, 제 1, 제 2, 제 3, 제 5의 절연층을 관통하여 제 2 도전영역에 이르고, 또한 제 1 및 제 2 절연층부에서는 제 4 개구의 개구직경과 거의 동일한 직경을 가지며, 제 4 및 제 5 절연부에서는 제 2 레지스트의 홀 패턴의 개구직경과 거의 동일한 개구직경을 가지는 제 1 구멍이 형성된다.
그리고, 제 2 구멍을 통해서 도전영역과 전기적으로 접속되며, 또한 제 4 절연층상으로 연장되는 제 2 도전층이 형성된다.
본 발명의 다른 국면에 따른 반도체 장치의 제조방법에서는, 제 2 절연층에 사진제판기술로 형성 가능한 개구직경 이하의 개구직경을 가지는 제 3 및 제 4 개구가 형성된다.
예를 들면, 이 제 3 개구로서, 일측의 소스/드레인 영역 상에 비트 선용 콘택을 형성하기 위한 개구를 형성하며, 또, 제 4 개구로서 타측의 소스/드레인 영역상에 스토리지 노드용 콘택을 형성하기 위한 개구를 형성할 수 있다.
이들 제 3 및 제 4 개구를 형성한 후, 비트선용 및 스토리지 노드용의 콘택홀을 형성하기 전에, 일단 이들의 개구를 매립하도록 제 4 절연층이 형성된다.
이후, 통상의 사진제판 기술로 형성된 레지스트 패턴을 마스크로하여 이 비트선용 혹은 스토리지 노드용의 각 개구의 상측으로부터 콘택홀을 형성하기 위한 이방성 에칭이 행하여진다.
이 에칭에서는, 제 2 절연층은 제 4 절연층과 에칭속도가 다른 재료로 되어 있어, 제 2 절연층은 거의 에칭되지 않는다.
이 때문에, 콘택홀이 제 2 절연층에 이르면 비트선용 혹은 스토리지 용 개구부 바로 밑의 제 1 절연층만이 계속 에칭되게 된다.
결국, 제 1 절연층에서는 비트선용 혹은 스토리지 노드용의 개구와 동일한 개구, 결국 사진제조판 기술에 의해 형성 가능한 최소 가공 치수보다 작은 개구직경을 가지는 콘택홀이 형성되게 된다.
이와 같이, 게이트 전극층을 덮도록 제 1 절연층에 있어서의 콘택홀이, 사진제판 기술에 의해 형성 가능한 최소 가공 치수보다 작은 개구직경을 가지도록 형성할 수 있으므로, 비트선이나 스토리지 노드가 게이트 전극층과 쇼트하는 것이 방지된다.
또, 비트선(제 1 도전층)의 상층에 스토리지 노드(제 2 도전층)를 형성하는 경우에도, 상술한 것과 같이 제 2 절연층상에 비트선용의 개구를 형성하는 동시에, 스토리지 노드용의 개루를 형성해 두면, 이 제 2 절연층상에 복수의 절연층이 적층되어도, 스토리지 노드용의 개구의 위로부터 에칭을 실시하면, 제 1 절연층에 있어서 사진제판 기술에 의해 형성 가능한 최소가공 치수 보다 작은 개구직경을 가지는 콘택홀을 형성할 수 있다.
따라서, 종래예와 같이 복잡한 공정을 반복할 필요 없이, 간략한 공정으로 스토리지 노드용 콘택홀을 형성할 수 있다.
상기 국면에 있어서 바람직하게는 제 1 도전층상에, 제 1 절연층과 다른 에칭속도를 가지는 재료로된 제 6 절연층이 형성된다.
그리고, 제 1 도전층의 측벽을 덮도록 제 1 절연층과 다른 에칭속도를 가지는 제 3 측벽 절연층이 형성된다.
이어서, 제 5 절연층이 형성된다.
제 5 절연층은, 제 6 절연층 및 측벽 절연층 상에 형성된다.
제 1 도전층은 이 제 1 절연층과 다른 에칭속도를 가지는 재료로된 절연층과 제 3 측벽 절연층에 의해 그 표면이 보호되므로, 제 2 구멍의 형성시에 있어서, 제 2 측벽으로부터 제 1 도전층이 노출되는 것이 방지된다.
따라서, 이 제 1 도전층과 제 2 도전층과의 쇼트가 방지된다.
본 발명의 일 국면에 따른 반도체 장치에서는, 반도체 기판과, 도전영역과, 제 1~제 4 절연층과, 도전층을 구비하고 있다.
반도체 기판은 주 표면을 가지고 있다.
도전영역은 반도체 기판의 주 표면에 형성되어 있다.
제 1 절연층은 반도체 기판의 주 표면상에 형성되어 있다.
제 2 절연층은 제 1 절연층과 다른 에칭속도를 가지는 재료로 되어 있고, 제 1 절연층의 절연층상에 형성되어 있다.
제 3 절연층은 제 1 절연층과 거의 동일한 에칭 속도를 가지는 재료를 가지는 재료로 되어 있고, 제 2 절연층상에 형성되어 있다.
제 4 절연층은 제 1 절연층과 거의 동일한 에칭속도를 가지는 재료로 되어있고, 제 2 절연층상에 형성되어 있다.
제 3 절연층은 제 1 절연층과 거의 동일한 에칭속도를 가지는 재료로 되어 있고, 제 3 절연층 상에 형성되어 있다.
제 1, 제 2, 제 3 및 제 4 절연층에는 이들 절연층을 관통하여, 반도체 기판의 주 표면에 형성된 도전영역에 이르는 구멍이 형성되어 있다.
이 구멍은, 제 1 및 제 2 절연층에 형성된 부분에서는, 종래의 사진제판 기술에 의해 형성 가능한 최소가공 치수보다 작은 제 1 개구 직경을 가지고 있으며, 제 4 절연층에 형성된 부분에서는 제 1 개구직경 보다도 큰 제 2 개구직경을 가지고 있다.
도전층은 이 구멍을 통해서 도전영역과 전기적으로 접속되며, 또한 제 4 절연층상에 연재(延在)되어 있다.
본 발명의 일 국면에 따른 반도체 장치에서는, 구멍의 제 1 개구직경은 종래의 사진제판 기술에 의해 형성 가능한 최소의 가공 치수 보다도 작다.
이 때문에, 고집적화에 의해 게이트 전극간의 간격이 작게되는 경우라도, 구멍의 측벽으로부터 게이트 전극층이 노출되는 것이 방지 된다.
따라서, 고집적화된 경우라도, 도전층 간의 쇼트를 방지할 수 있고, 안정된 동작을 하는 반도체 장치를 얻을 수 있다.
상기 국면에서, 바람직하게는 제 4 절연층은 평탄화된 표면을 가지고 있다.
제 4 절연층은 평탄화된 표면을 가지고 있으므로, 콘택홀을 소망하는 위치에 형성하는 것이 용이하게 된다.
상기 국면에 있어서 바람직게는 구멍의 제 2 개구직경을 규정하도록 제 3 절연층의 측벽에 형성된 측벽 절연층을 더 구비하고 있다.
이와 같이 측벽 절연층이 설치되므로, 구멍의 개구직경을 사진제판 기술에 의해 형성 가능한 최소 가공 치수 보다 작게하는 것이 가능하게 된다.
상기 국면에 있어서 바람직하게는 측벽 절연층은 제 1 절연층과 다른 에칭속도를 가지는 재료로 되어 있다.
측벽 절연층이 제 1 절연층과 다른 에칭속도를 가지는 재료로 되어 있으므로, 구멍이 제 1 개구직경의 형성시에 있어서, 확대되는 것이 방지된다.
상기 국면에 있어서 바람직하게는 도전층의 상부표면을 덮도록 형성된 제 5 절연층과, 도전층의 측벽에 형성된 제 2 측벽 절연층을 더 구비하고 있다.
제 5 절연층과 측벽 절연층과는 제 1 절연층과 다른 에칭속도를 가지는 재료로 되어 있다.
도전층의 표면을 덮도록, 제 1 절연층과 다른 에칭속도를 가지는 재료로 되어 있는 제 5 절연층과 측벽 절연층이 형성되어 있다.
예컨대, 도전층의 표면에는 제 5 절연층과 측벽 절연층에 의해 보호되어 있다.
이 때문에, 구멍의 측벽에서 도전층의 표면이 노출되는 것이 방지 된다.
따라서, 도전층의 구멍내에 매립되는 다른 도전층과 전기적으로 쇼트되는 것을 방지할 수 있다.
상기 국면에 있어서 바람직하게는 반도체 기판에는 DRAM 메모리셀이 형성되어 있다.
도전영역은, MOS 트랜지스터의 소스/드레인 영역이다.
또, 도전층은 비트선 및 커패시터의 스토리지 및 커패시터의 스토리지 노드중의 어느 것이다.
이와 같이, DRAM 메모리셀에 있어서는, 비트선 혹은 커패시터의 스토리지 노드의 어느 것이, MOS 트랜지스터의 게이트 전극층과 쇼트가 방지되므로, 안정한 동작을 가지는 DRAM 메모리셀 구조를 얻을 수 있다.
[발명의 바람직한 실시예]
[실시예 1]
제1도를 참조하면, 반도체 기판(1)의 표면에는 MOS 트랜지스터(10)가 형성된다.
MOS 트랜지스터(10)는 한쌍의 소스/드레인 영역(3, 3)과, 게이트 절연층(5)과, 게이트 전극층(7)을 가지고 있다.
한쌍의 소스/드레인 영역(3, 3)은 서로 소정의 거리를 두고, 반도체 기판(1)의 표면에 형성되어 있다.
게이트 전극층(7)은 한쌍의 소스/드레인 영역(3, 3)에 끼워지는 반도체 기판(1)의 표면상에 게이트 절연층(5)을 개재하여 형성되어 있다.
이 MOS 트랜지스터(10)를 덮도록 층간 절연층(11)이, 예를들면 SiO2(산화실리콘)에 의해 형성되어 있다.
이 층간 절연층(11)상에는, 예를들면 Si3N4(질화실리콘) 혹은 SiON(산질화실리콘)으로된 절연층(13)이 형성되어 있다.
이 절연층(13)은 Si3N4등으로 한정되지 않고 층간 절연층(11)과 에칭속도가 다른 재료로 되어 있으면 된다.
이 절연층(13)상에는, 예를들면 SiO2로된 층간 절연층(15)가 형성되어 있다.
이 층간 절연층(15)상에는, 예를 들면 SiO2로된 절연층(19)이 형성되어 있다.
이들 층간 절연층(15)과 절연층(19)은 SiO2으로 한정되지 않고, 층간절연층(15)과 층간절연층(11)과의 에칭속도가 같은 재료로 되어 있으면 된다.
이들 층간 절연층(11), 절연층(13), 층간 절연층(15) 및 절연층(19)에는, 이들 절연층을 관통하여 소스/드레인 영역(3)의 일부 표면에 이르는 콘택홀(27)이 형성되어 있다.
이 콘택홀(27)은 층간 절연층(11) 및 절연층(13)의 부분에서는, 예를 들면, 사진제판 기술에 의해 형성 가능한 최소가공 치수 보다 작은 제 1 개구직경 φ1을 가지고 있으며, 층간 절연층(15) 및 절연층(19)에서는 그 제 1 개구직경 φ1 보다 큰 제 2 개구직경 φ2를 가지고 있다.
이 제 1 개구직경 φ1은 0.05~0.20㎛이며, 제 2 개구직경 φ2는 0.25-0.40㎛이다.
또한, 층간절연층(15)의 콘택홀(27)의 측벽에는, 제 2 개구직경 φ2의 형상을 규정하도록 예를 들면 SiO2로 된 측벽절연층(17)이 잔존하고 있다.
이 콘택홀(27)을 통하여, 소스/드레인 영역(3)과 전기적으로 접속 하도록, 예를 들면 비트선 혹은 커패시터의 스토리지 노드 등으로된 도전층(21)이 형성되어 있다.
이 도전층(21)은 예를들면 불순물이 도입된 다결정 실리콘, 텅스텐등의 금속 또는 그 합금 등으로 되어 있다.
또한, 층간절연층(11)의 막두께 T11은 2000~3000Å 정도이며, 절연층(13)의 막두께 T13은 100~1000Å 정도이며, 층간 절연층(19)의 막두께 T15는 1000∼2000Å정도이며 절연층(19)의 막두께 T19는 500~1000Å 정도이다.
이들 막두께는, 예를들면 0.25㎛롤(rule)디바이스 레벨을 상정(想定)하였을 경우의 막두께이다.
다음에, 본 실시예의 형태에 있어서의 반도체 장치의 제조방법에 대하여 설명한다.
먼저, 제2도를 참조하면, 반도체 기판(1)의 표면상에, 예를들면 열산화법에 의해 실리콘 산화막으로된 게이트 절연층(5)이 형성된다.
이 게이트 절연층(5)상에, 예를들면 인(P)등의 불순물이 도입된 다결정실리콘층(7a)이 형성된다.
이 다결정실리콘층(7a)상에, 선택적으로 레지스트 패턴(31)이 형성된다.
이 레지스트 패턴(31)을 마스크로하여 다결정 실리콘층(7a) 및 게이트절연층(5)에 이방성 에칭이 실시된다.
이후, 레지스트 패턴(31)이 제거된다.
제3도를 참조하면, 상기 에칭에 의해, 다결정실리콘층으로된 게이트 전극층(7)이 형성된다.
나란히 진행하는 게이트 전극층(7, 7)의 간격 L10는, 예를들면 0.25~0.4㎛로 한다.
이후, 이온주입을 행하고, 반도체 기판(1)의 표면에, 서로 소정의 거리를 두고 한쌍의 소스/드레인 영역(3, 3)이 형성된다.
이 한쌍의 소스/드레인 영역(3, 3)과 게이트 절연층(5)과 게이트전극층(7)에 의해 MOS 트랜지스터(10)가 구성된다.
제4도를 참조하면, MOS 트랜지스터(10)상을 덮도록, 예를들면 감압 CVD(Chemical Vapor Deposition) 혹은 상압 CVD 법에 의해 예를들면 SiO2로된 절연층(11)이 퇴적된다.
이후, 절연층(11)에 CMP(Chemical Mechanical Polishing)법, 에치백 및 리플로우법에 의해 평탄화 처리가 행하여진다.
제5도를 참조하여, 이 절연층(11)상에, 예를들면 감압 CVD법 혹은 플라즈마 CVD법에 의해, Si3N4로된 절연층(13)이 100~1000Å의 막두께로 퇴적된다.
이 절연층(13)상에, 예를 들면 감압 CVD법 혹은 상압 CVD법에 의해, SiO2로된 층간절연층(15)이 1000~2000Å의 막두께로 퇴적된다.
이후, 통상의 사진제판 기술 및 에칭기술에 의해, 이 층간절연층(15)에 개구(23)가 형성된다.
제6도를 참조하면, 개구(23)의 내벽면을 덮도록 층간절연층(15)상에, 예를들면 감압 CVD법에 의해 SiO2로된 피복층(17a)이 형성된다. 이 피복층(17a)의 표면 전면에, 예를들면 RIE 법에 의한 이방성 드라이 에칭이, CF4, CF4-H2, C3F8등의 가스 분위기중에서 행하여진다.
제7도를 참조하면, 이 이방성 드라이 에칭에 의해, 층간절연층(15)의 개구측벽에 잔존하도록 측벽절연층(17)이 형성된다.
이 측벽절연층(17)과 층간절연층(15)과를 마스크로 하여, 절연층(13)에 예를들면 RIE에 의한 이방성 드라이 에칭이, CF4, CF4-H2-N2, SiF4등의 가스 분위기에서 행하여진다.
이것에 의해, 절연층(13)에는 사진제판 기술에 의해 형성 가능한 최소가공치수보다 작은 개구직경을 가지는 개구(25)가 형성된다.
제8도를 참조하면, 이 개구(25)를 매립하도록, 예를 들면 감압 CVD법 혹은 상압 CVD법에 의해, SiO2로된 절연층(19a)이, 2000~3000Å의 막두께로 형성된다.
이 절연층(19a)에, 드라이 혹은 웨트의 전면 에치백이 실시되어서, 상부 표면이 평탄화 된다.
또한, 이 평탄화는 CMP법에 의해 행하여도 좋다.
제9도를 참조하면, 상기 평탄화 처리에 의해, 그 상부표면이 평탄화된 절연층(19)이 형성된다.
제10도를 참조하면, 절연층(19)상에 통상의 사진제판 기술에 의해, 개구(25)의 상측에 홀패턴을 가지는 레지스트 패턴(33)이 형성된다.
이 레지스트 패턴(33)을 마스크로 하여, 에칭이 행하여진다.
이 에칭은, 예를들면, 94 춘기 응용물리학회 강연회 예고집 29p-ZF-2 또는 월간 Semiconductor World 1993.10, 68~75에 기재되어 있는 바와 같이 Si3N4에 대하여 고선택성을 가지는 SiO2에칭의 조건에서 행하여 진다.
제11도를 참조하면, 이 에칭에 의해, 절연층(13)에 이를 때 까지는 레지스트 패턴(33)의 홀패턴 치수를 유지한채로 콘택홀이 형성되며, 절연층(13)보다 하층의 층간절연층(11)에는, 절연층(13)의 개구(25)의 개구직경과 거의 동일한 개구를 유지한채로 콘택홀(27)이 형성된다.
예컨대, 콘택홀(27)은 층간절연층(11) 및 절연층(13)의 부분에 있어서는, 사진제판 기술에 의해 형성가능한 최소가공 치수 보다 작은 제 1 개구직경을 가지며, 또한 층간절연층(15), 측벽 절연층(17) 및 절연층(19)에는, 통상의 사진제판 기술에 의해 형성 가능한 제 2 개구직경을 가지도록 형성된다.
이후, 레지스트 패턴(33)이 제거된다.
제12도를 참조하면, 레지스트 패턴이 제거되어, 절연층(19)의 상부표면이 노출된다.
이후, 콘택홀(27)을 통해서 소스/드레인 영역(3)과 전기적으로 접속하도록 절연층(19)상에 도전층(21)이 형성되어 제 1 도에 도시된 반도체 장치가 완성된다.
본 실시예의 형태에 있어서는, 제 7 도에 나타낸 공정에서, 개구(23)의 측벽에 측벽절연층(17)을 설치하여, 이것을 마스크로하여 절연층(13)이 에칭된다. 이 때문에, 절연층(13)에 사진제판 기술에 의해 형성가능한 최소가공치수보다 작은 직경을 가지는 개구(25)를 형성할 수 있다.
또, 제11도의 공정에 있어서는, 이 개구(25)를 가지는 절연층(13)을 마스크로 하여 층간절연층(11)을 에칭할 수 있다.
따라서, 콘택홀(27)의 층간절연층(11)에 있어서의 부분 개구 직경은, 최소가공 치수보다 작은 개구직경으로 할 수 있다. 따라서, 콘택홀(27)로부터, 게이트 전극층(7)이 노출되는 것이 방지된다.
이와 같이 형성되는 반도체 장치에서는, 고집적화 되어도 도전층간의 쇼트를 방지할 수 있고, 안정된 동작을 할 수 있다.
또, 본 실시예에 있어서는, 제1도에 도시한 도전층(21)이, 예를 들면 비트선이며, 이 비트선(21)에 스토리지 노드가 형성되는 경우에 있어서도, 제 2 종래예 보다도 제조공정을 간략화 할 수 있다는 효과가 있다.
이에 대해서는, 실시예 3에서 기술한다.
[실시예 2]
본 실시예에 있어서, 제7도의 공정에서 형성되는 측벽절연층(17)은, 예를 들면 절연층(13)과 동일한 재질인 Si3N4혹은 SiON에 의해 형성되어 있다.
이 때문에, 제10도와 제11도에 나타낸 에칭 공정에 있어서, 측벽절연층(17)은 거의 에칭되지 않으므로, 제13도에 도시한 바와 같이 남아있게 된다.
또한, 본 실시예에서는, 측벽절연층(17)은 상술한 재질로 한정되어 있지 않고, 층간절연층(15)과 에칭속도가 다른 재료로 되있으면 좋다.
이 경우, 정렬오차 및 치수오차에 의해, 측벽절연층(117)과 층간절연층(15)의 측벽과의 사이에 간극(127a)이 생기는 경우가 있다.
이것은 오차에 의해 생기는 것이기 때문에, 반드시 존재하는 것으로 한정되지는 않는다.
실시예 1에서는, 제11도의 층간절연층(15)과 측벽절연층(17)과의 에칭시에 절연층(13)은 화학적으로는 고 선택성을 유지하고 있다.
그러나, 절연층(13)의 개구단부는 물리적(이온충돌에 의한 스패터링 등)으로 에칭되고 말아, 제 1 도에 도시한 개구직경 φ1이 소정값 보다 크게되고 마는 경우도 고려할 수 있다.
본 실시예에서는, 절연층(13)의 개구단 상부에 층간절연층(15)에 대하여 고 선택성의 측벽절연층(117)이 형성되어 있다.
이 때문에, 다소의 물리적인 에칭이 생겨도, 제13도에 도시한 것과 같이 직경 φ1이 사진제판 기술에 의해 형성 가능한 치수 이상되는 것을 방지할 수 있다는 이점이 있다.
[실시예 3]
제14도를 참조하면, 반도체 기판(1)의 소자 분리절연층(241)에 의해 분리된 영역에는, DRAM 메모리셀이 형성되어 있다.
이 메모리셀은, 1 트랜지스터 1 커패시터 구조이며, COB(커패시터온비트라인)구조이다.
이 메모리셀을 구성하는 MOS 트랜지스터(10)는 한쌍의 소스/드레인 영역(3, 3)과, 게이트 절연층(5)과, 게이트 전극층(7)을 가지고 있다.
한쌍의 소스/드레인 영역(3, 3)은, 반도체 기판(1)의 표면에 서로 소장의 거리를 두고 형성되어 있다.
게이트 전극층(7)은 한쌍의 소스/드레인 영역(3, 3)에 끼워진 반도체 기판(1)의 표면상에 게이트 절연층(5)을 개재(介在)하여 형성되어 있다.
이 MOS 트랜지스터(10)를 덮도록, 예를 들면 SiO2로된 층간절연층(11)이 형성되어 있다.
이 층간절연층(11)에는, 예를들면 Si3N4혹은 SiON로된 절연층(13)이 형성되어 있다.
또, 절연층(13)상에는 층간절연층(15)과 절연층(19)이 적층되어 형성되어 있다.
층간절연층(15)은, 예를 들면 SiO2로 되며, 1000~2000Å의 막두께를 하고 있다.
또 절연층(19)은, 예를 들면 SiO2로 되어 있고, 500~1000Å의 막두께를 가지고 있다.
이들 층간절연층(11, 15) 및 절연층(13, 19)에는, 소스/드레인 영역(3)의 일부 표면에 이르는 비트선용 콘택홀(27)이 형성되어 있다.
콘택홀(27)은 층간절연층(11) 및 절연층(13)의 부분에서는, 사진제판기술에 의해 형성 가능한 최소가공 치수보다 작은 제 1 개구직경 φ4를 가지고 있으며, 또한 층간절연층(15), 측벽절연층(17) 및 절연층(19)의 부분에서는 제 1 개구직경 보다도 큰 제 2 개구직경 φ5를 가지고 있다.
이 제 1 개구직경 φ4는, 예를들면 0.05~0.20㎛이며, 제 2 개구 직경 φ5는, 예를들면 0.25~0.4㎛이다.
이 콘택홀(27)의 제 2 개구직경 φ5의 형상을 규정하도록 층간절연층(15)의 측벽에는 측별 절연층(17)이, 예를들면 SiO2에 의해 형성되어 있다.
이 콘택홀(27)을 통해서, 소스/드레인 영역(3)과 전기적으로 접속 하도록 절연층(19)상에는 비트선(21)이 형성되어 있다.
이 비트선(21)은 불순물이 도입된 다결정실리콘, 텅스텐 등의 금속, 또는 그들의 합금으로 되어 있다.
비트선(21)의 막 두께 T21은, 1000~2000Å이다.
이 비트선(21)을 덮도록 층간절연층(201)이, 예를들면 SiO2로 형성되어 있다. 이 층간절연층(201)의 막두께 T201는 3000~4000Å이다.
층간절연층(11, 15, 201) 및 절연층(13, 19)에는, 이들의 절연층을 관통하여, 소스/드레인 영역(3)의 일부 표면에 이르는 스토리지 노드용 콘택홀(227)이 형성되어 있다.
이 콘택홀(227)은 층간절연층(11) 및 절연층(13)의 부분에서는 사진제판기술에 의해 형성 가능한 최소가공 치수 보다 작은 제 1 개구직경 φ6을 가지고 있으며, 층간절연층(15, 201), 측벽절연층(17) 및 절연층(19)의 부분에서는 제 1 개구직경 φ6보다 큰 제 2 개구직경 φ7을 가지고 있다.
이 콘택홀(227)의 제 1 개구직경 φ6은, 예를 들면 0.05~0.20㎛이며, 제 2 개구직경 φ7은 0.25~0.40㎛이다.
또한, 층간절연층(15)의 콘택홀(227)의 측벽에는, 제 2 개구직경 φ7의 형상을 규정하도록 예컨대 SiO2로된 측벽절연층(17)이 잔존하고 있다.
이 콘택홀(227)을 통해서 소스/드레인 영역(3)과 전기적으로 접속 하도록 층간절연층(201)상에는, 커패시터(201)가 형성되어 있다.
커패시터(210)는 스토리지 노드(하부 전극층)(203)와, 커패시터 절연층(205)과, 셀플레이트(상부 전극층)(207)를 가지고 있다.
스토리지 노드(203)는 콘택홀(227)을 통해서 소스/드레인 영역(3)과 전기적으로 접속하도록 층간절연층(201)상에 형성되어 있다.
셀 플레이트(207)는 커패시터 절연층(205)을 개재하여 스토리지 노드(203)를 덮도록 형성되어 있다.
또한, 커패시터 절연층은, 예를들면 SiO2또는 Si3N4또는 그들 다층막으로 되어 있고, 막 두께는 10~100Å이다.
또, 커패시터 절연층(205)은 TaO5, PZT(P, Zn, Ti의 합금), BST(Ba, Sr, Ti의 합금), BSTO(Ba, Sr, Ti, O의 합금)으로 되어 있으며, 그 막두께가 1Å이하 이어도 좋다.
커패시터(210)를 덮도록 절연층(211)이 형성되어 있다.
이 절연층(211)상에는, 알루미늄 배선층(213)이 형성되어 있다.
이 알루미늄 배선층(213)을 덮도록 예를들면 패시베이션막(215)이 형성되어 있다.
다음에, 본 실시예에 있어서의 반도체 장치의 제조방법에 대하여 설명한다.
먼저, 제15도를 참조하면, 반도체 기판(1)의 소자분리 절연층(241)에 의해 분리된 영역에, 상술한 실시예 1과 같은 방법으로 MOS 트랜지스터(10)를 덮도록, 예를들면 감압 CVD법 혹은 상압 CVD법에 의해, SiO2로된 층간절연층(11)이 형성된다.
이 층간절연층(11)에는, 예를들면 CMP, 에치백, 리플로우 등의 평탄화 처리가 행하여진다.
제16도를 참조하면, 평탄화된 층간절연층(11)의 상부 표면상에, 예를들면 감압 CV법 혹은 플라스마 CVD법에 의해, Si3N4로된 절연층(13)이 100~1000Å의 막두께로 형성된다.
이 절연층(13)상에, 예를 들면 감압 CVD법 혹은 상압 CVD법에 의해, SiO2로된 층간절연층(15)이 형성된다.
제17도를 참조하면, 층간절연층(15)상에, 통상의 사진제판 기술에 의해 소망하는 형상을 가지는 레지스트 패턴(231a)이 형성된다.
이 레지스트 패턴(231a)을 마스크로하여 층간절연층(15)에 이방성 에칭이 실시된다.
제18도를 참조하면, 이 에칭에 의해, 층간절연층(15)에 개구(23)가 형성된다.
이후, 레지스트 패턴(231a)이 제거된다.
제19도를 참조하면, 층간절연층(15)의 개구(23)의 측벽에, 실시예 1과 같은 방법으로, SiO2로된 측벽절연층(17)이 형성된다.
이 측벽절연층(17)과 층간절연층(15)을 마스크로하여, 절연층(13)에 이방성 에칭이 행하여진다.
이 에칭은, 예를 들면 RIE에 의한 이방성 드라이 에칭으로, CF4, CF4-H2, SiF4등의 가스 분위기내에서 행하여 진다.
이 에칭에 의해, 절연층(13)에 개구(25)가 형성된다.
제20도를 참조하면, 이 개구(25)를 매립하도록, 예를들면 감압 CVD법 혹은 상압 CVD법에 의해, SiO2로된 절연층(19a)이 2000~3000Å으로 형성된다.
이 절연층(19a)에, 예를들면 드라이 혹은 웨트에 의한 전면 에치백이 실시된다.
이 평탄화 처리는, 예를들면 CMP 법에 의해 행하여져도 좋다.
제21도를 참조하면, 이 평탄화 처리에 의해, 상부표면이 평탄화된 절연층(19)이 형성된다.
제22도를 참조하면, 이 절연층(19)상에 통상의 사진제판 기술에 의해, 홀패턴이 개구(25)의 바로위에 위치하도록 레지스트 패턴(231b)이 형성된다.
이 레지스트 패턴(231b)을 마스크로 하여, 그 하층에 이방성 에칭이 실시된다.
이 이방성 에칭은 제10도, 제11도에 도시한 실시예 1과 같은 조건에 의해 행하여진다.
제23도를 참조하면, 이 에칭에 의해, 층간절연층(11, 15), 절연층(13, 19) 및 측벽절연층(17)을 관통하여 소스/드레인 영역(3)에 이르는 콘택홀(27)이 형성된다.
이 콘택홀(27)은 층간절연층(11) 및 절연층(13)의 부분에서는 사진 제판기술에 의해 형성 가능한 최소가공 치수보다 작은 제 1 개구 직경이며, 또한 층간절연층(15), 측벽절연층(17) 및 절연층(19)의 부분에서는 제 1 개구직경보다 큰 제 2 개구직경을 가지고 있다.
이후, 레지스트 패턴(231)이 제거된다.
제24도를 참조하면, 콘택홀(27)을 통해서 소스/드레인 영역(3)과 전기적으로 접속되도록 절연층(19)상에, 인(燐)등의 불순물이 도입된 다결정실리콘으로된 도전층(21a)이 형성된다.
이 도전층(21a)상의 소망하는 위치에, 레지스트 패턴(231c)이 형성된다.
이 레지스트 패턴(231c)을 마스크로 하여 도전층(21a)에 이방성 에칭이 실시된다.
제25도를 참조하면, 이 에칭에 의해, 콘택홀(27)을 통하여 소스/드레인 영역(3)과 전기적으로 접속하는 비트선(21)이 형성된다.
제26도를 참조하면, 이 비트선(21)을 덮도록 예를 들면 감압 CVD법 혹은 상압 CVD법에 의해 SiO2로된 층간절연층(201)이 형성된다.
이 층간절연층(201)은, 예를 들면 리플로우, 에치백 또는 CMP법에 의해 그 상부 표면이 평탄화 된다.
제27도를 참조하면, 층간절연층(201)상에, 통상적인 사진제판 기술에 의해, 개구(25)의 바로 위에 홀 패턴이 있는 레지스트 패턴(231d)이 형성된다.
이 레지스트 패턴(231d)을 마스크로 하여, 하층에 이방성 에칭이 실시된다.
이 이방성 에칭은, 제10도와 제11도에 도시한 실시예 1과 같은 조건으로 행하여 진다.
제28도를 참조하면, 이 에칭에 의해, 층간절연층(11, 15, 201), 절연층(13, 19) 및 측벽절연층(17)을 관통하여 소스/드레인 영역(3)에 이르는 콘택홀(227)은 층간절연층(11)과 절연층(13)과의 부분에서는 사진제판 기술에 의해 형성 가능한 최소가공 치수보다 작은 제 1 개구직경을 가지고 있으며, 층간절연층(15, 201)과 측벽절연층(117)과 절연층(19)과의 부분에서는 제 1 개구직경 보다 큰 제 2 개구직경을 가지고 있다.
이후, 레지스트 패턴(231d)이 제거된다.
제29도를 참조하면, 레지스트 패턴이 제거되는 것에 의해, 층간 절연층(201)의 상부표면이 노출된다.
제30도를 참조하면, 콘택홀(227)을 통해서 소스/드레인 영역(3)과 전기적으로 접속하도록, 예를 들면 인(P) 등의 불순물이 도입된 다결정실리콘으로된 도전층(203a)이 층간 절연층(201)상에 형성된다.
이 도전층(203a)은 텅스텐 등의 금속 또는 그 합금 등으로 되어 있어도 좋다.
이 도전층(203a)상에, 소망하는 형상을 한 레지스트 패턴(231e)이 형성된다.
이 레지스트 패턴(231e)을 마스크로하여 도전층(203a)에 이방성 에칭이 행하여진다.
그 후, 이 레지스트 패턴(231e)이 제거된다.
제31도를 참조하면, 상기 에칭에 의해, 콘택홀(227)을 통해서, 소스/드레인 영역(3)과 전기적으로 접속되도록 층간절연층(201)상에 스토리지 노드(203)가 형성된다.
제32도를 참조하면, 스토리지 노드(203)를 덮도록 커패시터 절연층(205)이 형성된다.
이 커패시터 절연층(205)을 개재하여 스토리지 노드(203)을 덮도록 예를 들면, 다결정실리콘으로된 셀플레이트(207)가 형성된다.
이 스토리지 노드(203)와 커패시터 절연층(205)과 셀플레이트(207)에 의하여 커패시터(201)가 구성된다.
제33도를 참조하면, 셀플레이트(207)를 덮도록 절연층(211)이 형성되며, 이 절연층(211)상에 알루미늄층(213a)이 형성된다.
제34도를 참조하면, 알루미늄층(21a)에 레지스트 패턴(231f)이 형성된다.
이 레지스트 패턴(231f)을 마스크로 하여 알루미늄층(213a)에 이방성 에칭이 실시된다.
그 후, 레지스트 패턴(231f)이 제거된다.
제35도를 참조하면, 상기 에칭에 의해, 소망하는 형상을 가지는 알루미늄 배선층(213)이 형성된다.
그 후, 알루미늄 배선층(213)을 덮도록 패시베이션막(211)이 형성되어, 제14도에 도시한 반도체 장치가 완성된다.
본 실시예에 있어서는, 제19도에 도시한 공정에 의해, 비트선용 스토리지 노드용 개구(25)가 동시에 형성된다.
이 때문에, 제27도 및 제28도에 도시한 바와 같이, 스토리지 노드용 콘택홀(227)을 형성하는 경우에는, 이 개구(25)의 바로 위에 홀패턴을 가지는 레지스트 패턴(231d)을 형성하고, 이 레지스트 패턴(231d)을 마스크로 하여 하층의 절연층에 에칭을 실시하는 것만으로도 좋다.
또, 이 개구(25)는 사진제판 기술에 의해 형성 가능한 최소 가공치수 보다 작은 개구직경을 가지고 있다.
이 때문에, 이 절연층(13)을 마스크로한 에칭에 의해 형성된 층간절연층(11)에 있어서의 콘택홀(227)의 개구직경도 사진제판 기술에 의해 형성가능한 최소 가공치수 보다 작게할 수 있다.
이와 같이, 하층의 절연층과 에칭속도가 다른 절연층에 일단 개구를 형성해 둠으로서, 종래예와 같이 복잡한 공정을 반복할 필요가 없이, 층간절연층(11)에 작은 개구직경을 가지는 콘택홀(227)을 형성하는 것이 가능하다.
또, 게이트 전극(7, 7)에 끼워지는 영역에 형성되는 콘택홀의 개구를 사진제판 기술에 의해 형성 가능한 최소가공 치수 이하의 개구 직경으로 할 수 있다.
이 때문에, 이 콘택홀(27, 227)에서 게이트 전극층이 노출되는 것이 방지된다.
따라서, 고집적화에 대응 가능한 DRAM을 구비한 반도체 장치를 얻을 수 있다.
또한, 비트선(21)을 형성한 후, 제18도~ 제24도에 도시한 공정을 반복하므로서 스토리지 노드용 콘택홀이 형성되어도 좋다.
이 경우의 반도체 장치의 구성은 예를들면 제36도에 도시한 상태가 된다.
제36도를 참조하면, 비트선(21)을 덮도록, 예를 들면 SiO2로된 층간절연층(201)이 형성되어 있다.
이 층간절연층(201)상에, 예를 들면 Si3N4로된 절연층(263)이 형성되어 있다.
이 절연층(263)상에, 예를 들면 SiO2로된 절연층(269)이 형성된다.
이 절연층(269)으로부터 반도체 기판(1)의 표면에 이르는 콘택홀(277)이 형성되어 있다.
이 콘택홀(27)은 층간절연층(11) 및 절연층(13)의 부분에서는, 사진제판기술에 의해 형성가능한 최소가공 치수 보다 작은 제 1 개구직경을 가지고 있으며, 층간절연층(15, 201), 절연층(19, 263) 및 측벽 절연층(17)의 부분에서는 제 1 개구직경 보다 큰 제 2 개구직경을 가지고 있고, 층간절연층(265), 절연층(269) 및 측벽절연층(273)의 부분에서는 제 2 개구직경 보다 큰 제 3 개구직경을 가지고 있다.
이 콘택홀(277)을 통해서 소스/드레인 영역(3)과 전기적으로 접속 하도록 스토리지 노드(203)가 형성되어 있다.
또한, 제18도~제24도에 도시한 공정에 있어서는, 층간절연층(11)은 본 실시예의 층간절연층(201)에, 절연층(13)은 본 실시예의 절연층(263)에, 층간절연층(15)은 본 실시예의 층간절연층(265)에, 측벽 절연층(17)은 본 실시예의 측벽절연층(273)에, 절연층(19)은 본 실시예의 절연층(269)에, 각각 대응하고 있다.
[실시예 4]
제37도를 참조하면, 반도체 기판(1)의 소자분리 절연층(241)에 의해 분리된 영역에는, COB 구조의 DRAM 메모리셀이 형성되어 있다.
본 실시예에 있어서의 반도체 장치의 구성은, 비트선(21)의 상부표면이 예를들면 Si3N4로된 절연층(301)에 의해, 또한 비트선(21)의 측벽이 Si3N4로된 측벽절연층(303)에 의해 피복되어 있는 점에 있어서 실시예 3과 다르다.
또한, 절연층(301)의 막 두께는 500~1000Å이며, 이 경우의 층간절연층(201)의 막 두께 T201은 3500~5000Å이다.
그 이외의 구성에 대해서는, 실시예 3의 구성과 동일하므로, 동일한 부재에 대해서는 동일한 부호를 부치고 그의 설명을 생략한다.
이하, 본 실시예에 있어서의 반도체 장치의 제조방법에 대해서 설명한다.
본 실시예의 제조 방법은, 먼저 제15도~제23도에 도시한 실시예 3과 같은 공정을 거친다.
이후, 레지스트 패턴(231)이 제거된다.
그리고, 제38도에 도시한 바와 같이, 콘택홀(27)을 통해서 소스/드레인 영역(3)과 전기적으로 접속하도록 다결정실리콘으로된 도전층(21a)이 층간절연층(19)상에 형성된다.
이 도전층(21a)상에, 예를들면 Si3N4로된 절연층(301a)이, 예를들면 500~1000Å의 막두께로 형성된다.
이 절연층(310a) 상에 소망하는 형상을 가지는 레지스트 패턴(331a)이 형성된다.
이 레지스트 패턴(331a)을 마스크로 하여 절연층(301a)과 도전층(21a)이 차례로 에칭된다.
절연층(301a)의 에칭은, RIE에 의한 이방성 드라이 에칭에 의해, CF4, CF4-H2, C3F8, CF4-H2-N2, SiF4등의 가스 분위기에서 행하여진다.
또 도전층(21a)의 에칭은, RIE에 의한 이방성 드라이 에칭이며, CF4, CC12F2, CC14, SF6, CF4-H 등의 분위기에서 행하여진다.
제39도를 참조하면, 이 에칭에 의해, 비트선(21)은 소망하는 형상으로 형성된다.
또, 절연층(301)은 비트선(21)의 상부 표면상에만 남게된다.
이후, 레지스트 패턴(331a)이 제거된다.
제40도를 참조하면, 레지스트 패턴을 제거함으로서, 절연층(301)의 상부 표면이 노출된다.
제41도를 참조하면, 표면 전면에, 예를들면 Si3N4로된 절연층(303)이 형성된다.
이 절연층(303)에는, 예를들면 RIE에 의한 이방성 드라이 에칭이, CF4, CF4-H2, C3F8, CF4-H2-N2, SiF4등의 가스 분위기에서 행하여진다.
이에 의해, 비트선(21) 및 절연층(301)의 측벽을 덮도록 측벽절연층(303)이, Si3N4에 의해 형성된다.
제42도를 참조하면, 비트선(21)상을 덮도록, 예를들면 감압 CVD법 혹은 상압 CVD법에 의해, SiO2로된 층간절연층(20)이 형성된다.
이 층간절연층(201)에는, 리플로우, 에치백 또는 CMP법으로 평탄화처리가 행하여진다.
이 평탄화 처리에 의해, 상부표면이 평탄화된 층간절연층(201)이 얻어진다. 이 층간절연층(201)상에 소망하는 형상을 가지는 레지스트 패턴(331b)이 형성된다.
제43도를 참조하면, 이 레지스트 패턴(331b)을 마스크로하여, 하층의 절연층에 에칭이 실시된다.
이 에칭은, 제10도와 제11도의 공정에서 설명한 실시예 1의 에칭조건과 동일한 조건하에서 행하여진다.
이에 의해, 층간절연층(201)으로부터 반도체 기판(1)에 이르는 콘택홀(327)이 형성된다.
이 콘택홀(327)은 층간절연층(11) 및 절연층(13)의 부분에서는, 사진제판기술에 의해 형성 가능한 최소가공 치수 보다 작은 제 1 개구직경을 가지고 있으며, 또한 층간절연층(15) 및 절연층(19)의 부분에서는 이 제 1 개구직경 보다 큰 제 2 개구직경을 가지고 있으며, 또한 층간절연층(201)의 부분에서는, 제 2 개구직경보다 큰 제 3 개구직경을 갖도록 형성된다.
이후, 레지스트 패턴(331b)이 제거된다.
제44도를 참조하면, 레지스트 패턴이 제거되므로, 층간절연층(201)의 상부표면이 노출된다.
제45도를 참조하면, 콘택홀(327)을 통해서 소스/드레인 영역(3)과 전기적으로 접속되도록 층간절연층(201)상에, 인(P)등의 불순물이 도입된 다결정실리콘으로된 도전층(203a)이 형성된다.
이 도전층(203a)은 예를들면 텅스텐 등의 금속 또는 그 합금등으로 되어도 좋다.
이 도전층(203a)상에 소망하는 형상을 가지는 레지스트 패턴(331c)이 형성된다.
제46도를 참조하면, 이 에칭에 의해, 소망하는 형상을 가지는 스토리지 노드(203)가 형성된다.
제47도를 참조하면, 스토리지 노드(203)상을 덮도록 커패시터 절연층(205)이 형성된다.
이 커패시터 절연층(205)을 개재하여 스토리지 노드(203)를 덮도록, 예를들면 불순물이 도입된 다결정실리콘으로된 셀프레이트(207)가 형성된다.
제48도를 참조하면, 셀플레이트(207)상에, 절연층(211)이 형성되며, 이 절연층(211)상에 알루미늄층(213a)이 형성된다.
제49도를 참조하면, 알루미늄층(213a)상에, 소망하는 형상을 가지는 레지스트 패턴(331d)이 형성된다.
이 레지스트 패턴(331d)을 마스크로 하여 알루미늄층(213a)에 에칭이 실시된다.
이후, 레지스트 패턴(331d)이 제거된다.
제50도를 참조하면, 이 에칭에 의해, 소망하는 형상을 가지는 알루미늄 배선층(213)이 형성된다.
이후, 알루미늄 배선층(213)을 덮도록 패시베이션막이 형성되어서 제 37 도에 나타낸 반도체 장치가 완성된다.
본 실시예에서는, 제42도와 제43도에 도시한 공정에 의해, 콘택홀(327)이 형성된다.
이 콘택홀(327)의 측벽에서 비트선(21)이 노출되는 경우에, 이후에 형성되는 스토리지 노드와 비트선(21)이 쇼트되게 된다.
이 쇼트를 방지하기 위해, 실시예 3에 있어서는, 비트선(21)과 콘택홀과의 사이에 마스크의 정렬 오차 및 치수오차의 여유로 되어 있다.
이에 대해서, 본 실시예에 있어서는, 비트선(21)을 덮도록 절연층(301) 및 측벽절연층(303)이 형성되어 있다.
이 절연층(301) 및 측벽절연층(303)이 형성되어 있다.
이 절연층(301) 및 측벽절연층(303)은 예를들면 Si3N4로 되어 있고, SiO2로된 다른 절연층과는 다른 에칭속도 특성을 가지는 재료로 되어 있다.
이 때문에, 콘택홀(327)을 형성하기 위한 에칭에서는, 절연층(301) 및 측벽 절연층(303)은 거의 에칭되지 않는다.
결국, 비트선(21)이 콘택홀(327)의 측벽에서 노출하는 것이 방지된다.
이 때문에, 설계상의 여유를 갖지 않고, 비트선(21)과 스토리지 노드와의 전기적 쇼트를 방지하는 것이 가능하게 된다.
또한, 상기 실시예 1~4에 있어서의 각부의 치수는, 0.25㎛ 룰 디바이스 레벨을 상정(想定)했을 경우이다.
이 때문에, 이 각부의 치수는 상술한 치수에 한정되어 있지 않고, 각 룰 디바이스 레벨에 대해서 임의로 설정할 수 있는 것이다.
상술한 실시예 1~4에서는, MOS 트랜지스터(10)의 소스/드레인 영역(3)은 싱글,드레인 구조인 것을 표시한 것이지만, LDD(Lightly Doped Drain)구조 혹은 DDD(Double Diffused Drain)구조 일지라도 좋다.
금회 개시된 실시예는 모든 점에서 예시적이며 제한적인 것은 아니다.
본 발명의범위는 상술한 설명에 의해서가 아니라 특허청구의 범위에 의해 나타내어 지며, 특허청구의 범위와 균등한 의미 및 범위내에서 변경이 가능함은 명확하다.

Claims (14)

  1. (정정) 반도체 기판(1)의 주 표면에 도전영역(3)을 형성하는 공정과, 상기 반도체 기판의 주 표면상에 제 1 절연층(11)을 형성하는 공정과, 상기 제 1 절연층상에 상기 제 1 절연층과 에칭속도가 다른 제 2 절연층(13)을 형성하는 공정과, 상기 도전영역의 상측에 제 1 개구(23)를 가지며, 상기 제 1 절연층과 거의 동일한 에칭속도를 가지는 제 3 절연층(15)을 상기 제 2 절연층상에 형성하는 공정과, 상기 제 3 절연층의 제 1 개구의 측벽에 측벽절연층(17)을 형성하는 공정과, 상기 측벽절연층과 상기 제 3 절연층을 마스크로 하여 상기 제 2 절연층을 상기 제 1 절연층이 노출될 때까지 에칭제거하여, 상기 제 2 절연층에 제 2 개구(25)를 형성하는 공정과, 상기 제 2 개구를 매립하도록 상기 제 3 절연층 및 상기 측벽절연층상에 제 4 절연층(19)을 형성하는 공정과, 상기 제 2 개구의 상측에 상기 제 2 개구의 개구직경보다 큰 개구직경의 홀 패턴을 가지는 레지스트(33)를 형성하는 공정과, 상기 제 1, 제 3 및 제 4 절연층이 에칭되기 쉽고, 상기 제 2 절연층은 에칭되기 어려운 조건에서, 상기 제 1, 제 2, 제 3 및 제 4 절연층과 상기 측벽절연층에 상기 레지스트를 마스크로하여 에칭을 행하는 것에 의해, 상기 제 1, 제 2, 제 3 및 제 4 절연층을 관통하여 상기 도전영역에 이르고, 또한 상기 제 1 및 제 2 절연층부에서는 상기 제 2 개구의 개구직경과 거의 동일한 직경을 가지며, 상기 제 4 절연층부에서는 상기 홀패턴의 개구직경과 거의 동일한 개구직경을 가지는 구멍(27)을 형성하는 공정과, 상기 구멍을 통하여 상기 도전영역과 전기적으로 접속되며, 상기 제 4 절연층상으로 연장하는 도전층(21)을 형성하는 공정을 구비한 반도체 장치의 제조방법.
  2. (정정) 제1항에 있어서, 상기 제 4 절연층(19)은 평탄화된 상부표면을 가지도록 형성되는 반도체 장치의 제조방법.
  3. (정정) 제1항에 있어서, 상기 측벽절연층(17)은 상기 제 1 절연층과 다른 에칭속도를 가지고 있는 반도체 장치의 제조방법.
  4. (정정) 반도체 기판(1)의 주 표면에 서로 거리를 두도록 제 1 및 제 2 도전영역(3)을 형성하는 공정과, 상기 반도체 기판의 주 표면상에 제 1 절연층(11)을 형성하는 공정과, 상기 제 1 절연층상에 상기 제 1 절연층과 다른 에칭속도를 가지는 제 2 절연층(13)을 형성하는 공정과, 상기 제 2 절연층상에 상기 제 1 절연층과 거의 동일한 에칭속도를 가지며, 제 1 및 제 2 도전영역 상측에 제 1 및 제 2 개구(23)를 가지는 제 3 절연층(15)을 형성하는 공정과, 상기 제 1 및 제 2 개구측벽에 각각 제 1 및 제 2 측벽절연층(17)을 형성하는 공정과, 상기 제 1 및 제 2 측벽절연층과 상기 제 3 절연층과를 마스크로하여 상기 제 2 절연층을 상기 제 1 절연층의 표면이 노출될 때까지 에칭제거하여, 상기 제 2 절연층에 제 3 및 제 4 개구(25)를 형성하는 공정과, 상기 제 3 및 제 4 개구를 매립하도록 상기 제 3 절연층 및 제 1 및 제 2 측벽 절연층상에 제 4 절연층(19)을 형성하는 공정과, 상기 제 3 개구의 상측에 상기 제 3 개구직경 보다 큰 개구 직경을 가지는 홀패턴을 가지는 제 1 레지스트(231b)를 상기 제 4 절연층상에 형성하는 공정과, 상기 제 1, 제 3 및 제 4 절연층이 에칭되기 쉽고, 상기 제 2 절연층이 에칭되기 어려운 조건에서, 상기 제 1, 제 2, 제 3 및 제 4 절연층과 제 1 측벽절연층에 상기 제 1 레지스트를 마스크로 하여 에칭을 행해는 것에 의해, 상기 제 1, 제 2, 제 3 및 제 4 측벽절연층을 관통하여 상기 제 1 도전영역에 이르고, 또한 상기 제 1 및 제 2 절연층부에서는 상기 제 3 개구의 개구직경과 거의 동일한 직경을 가지며, 상기 제 4 절연층부에서는 상기 제 1 레지스트의 홀패턴의 개구와 거의 동일한 개구직경을 가지는 제 1 구멍(27)을 형성하는 공정과, 상기 제 1 구멍을 통하여 상기 제 1 도전영역과 전기적으로 접속되며, 상기 제 4 절연층상으로 연장되는 제 1 도전층(21)을 형성하는 공정과, 상기 제 1 도전층을 덮도록 상기 제 4 절연층상에, 상기 제 1 절연층과 거의 동일한 에칭속도를 가지는 제 5 절연층(201)을 형성하는 공정과, 상기 제 4 개구의 상측에 상기 제 4 개구의 개구직경 보다 큰 개구직경을 가지는 홀패턴을 가지는 제 2 레지스트(231d)를 상기 제 5 절연층상에 형성하는 공정과, 상기 제 1, 제 3, 제 4 및 제 5 절연층이 에칭되기 쉽고, 상기 제 2 절연층은 에칭되기 어려운 조건에서, 상기 제 1, 제 2, 제 3, 제 4 및 제 5 절연층과 제 2 측벽절연층에 상기 제 2 레지스트를 마스크로하여 에칭을 행하는 것에 의해, 상기 제 1, 제 2, 제 3, 제 4 및 제 5 절연층을 관통하여 상기 제 2 도전영역에 이르고, 또한 상기 제 1 및 제 2 절연층부에서는 상기 제 4 개구직경과 거의 동일한 직경을 가지며, 상기 제 4 및 제 5 절연층부에서는 상기 제 2 레지스트의 홀패턴의 개구직경과 거의 동일한 개구직경을 가지는 제 2 구멍(227)을 형성하는 공정과, 상기 제 2 구멍을 통해서 상기 도전영역과 전기적으로 접속되며, 상기 제 4 절연층으로 연장되는 제 2 도전층(203)을 형성하는 공정을 구비한 반도체 장치의 제조방법.
  5. (정정) 제4항에 있어서, 상기 제 1 도전층(21)상에, 상기 제 1 절연층(11)과 다른 에칭속도를 가지는 제 6 절연층(301)을 형성하는 공정과, 상기 제 1 도전층의 측벽을 덮도록 상기 제 1 절연층과는 다른 에칭속도를 가지는 제 3 측벽절연층(303)을 형성하는 공정을 더 구비하고, 상기 제 5 절연층(201)은 상기 제 6 절연층 및 상기 측벽 절연층상에 형성되는 반도체 장치의 제조방법.
  6. (정정) 주 표면을 가지는 반도체 기판(1)과, 상기 반도체 기판의 주 표면에 형성된 도전영역(3)과, 상기 반도체 기판의 주 표면상에 형성된 제 1 절연층(11)과, 상기 제 1 절연층과 다른 에칭속도를 가지는 재료로 되고, 상기 제 1 절연층상에 형성된 제 2 절연층(13)과, 상기 제 1 절연층과 거의 동일한 에칭속도를 가지는 재료로 되고, 상기 제 2 절연층상에 형성된 제 3 절연층(15)과, 상기 제 1 절연층과 거의 동일한 에칭속도를 가지는 재료로 되고, 상기 제 3 절연층상에 형성된 제 4 절연층(19)을 구비하며, 상기 제 1, 제 2, 제 3 및 제 4 절연층에는, 이들 절연층을 관통하여, 상기 반도체 기판의 주 표면에 형성된 상기 도전 영역에 이르는 구멍(27)이 형성돼 있으며, 상기 구멍은 상기 제 1 및 제 2 절연층에 형성된 부분에서는, 사진제판 기술에 의해 형성가능한 최소가공 치수보다 작은 제 1 개구직경을 가지고 있으며, 상기 제 4 절연층에 형성된 부분에서는 상기 제 1 개구직경 보다도 큰 제 2 개구직경을 가지고 있으며, 상기 구멍을 통하여 상기 도전영역과 전기적으로 접속되며, 상기 제 4 절연층상으로 연장되는 도전층(21)을 구비한 반도체 장치.
  7. (정정) 제6항에 있어서, 상기 제 4 절연층(19)은 평탄화된 표면을 가지고 있는 반도체 장치.
  8. (정정) 제6항에 있어서, 상기 구멍(27) 상기 제 2 개구직경을 규정하도록 상기 제 3 절연층의 측벽에 형성된 측벽절연층(17)을 더 구비한 반도체 장치.
  9. (정정) 제8항에 있어서, 상기 측벽절연층(17)은 상기 제 1 절연층과 다른 에칭속도를 가지는 재료로 되어 있는 반도체 장치.
  10. (정정) 제6항에 있어서, 상기 도전층의 상부표면을 덮도록 형성된 제 5 절연층(301)과, 상기 도전층 및 상기 제 5 절연층의 측벽에 형성된 제 2 측벽절연층(303)을 더 구비하고, 상기 제 5 절연층과 상기 측벽절연층은 제 1 절연층과 다른 에칭속도를 가지는 재료로 되어 있는 반도체 장치.
  11. (정정) 제 6 항에 있어서, 상기 반도체 기판에는 MOS 트랜지스터(10)와 커패시터(210)를 가지는 DRAM 메모리셀이 형성되어 있고, 상기 도전영역(31)은 상기 MOS 트랜지스터의 소스/드레인 영역이며, 상기 도전층(21, 203)은 비트선 및 상기 커패시터의 스토리지 노드중의 어느 하나인 반도체 장치.
  12. (정정) 제6항에 있어서, 상기 도전영역(3)은 서로 거리를 두고 형성된 제 1 및 제 2 도전영역을 가지고 있으며, 상기 도전층(21)은 제 1 도전영역에 전기적으로 접속되어 있고, 상기 도전층을 덮도록 상기 제 4 절연층(19)상에 형성되며, 상기 제 1 절연층(11)과 거의 동일한 에칭속도를 가지는 제 5 절연층(201)을 구비하고, 상기 제 1, 제 2, 제 3, 제 4 및 제 5 절연층에는 이들 절연층을 관통하여, 상기 반도체 기판(1)의 주 표면에 형성된 상기 제 2 도전영역에 이르는 제 2 구멍(227)이 형성되어 있고, 상기 구멍은 상기 제 1 및 제 2 절연층에 형성된 부분에서는 사진제판 기술에 의해 형성 가능한 최소가공 치수 보다 작은 제 3 개구직경을 가지고 있으며, 상기 제 4 및 제 5 절연층에 형성된 부분에서는 상기 제 3 개구직경 보다도 큰 제 4 개구직경을 가지고 있고, 상기 제 2 구멍을 통해서 상기 제 2 도전영역에 전기적으로 접속된 제 2 도전층(203)을 구비한 반도체 장치.
  13. (정정) 제12항에 있어서, 상기 제 5 절연층상에 형성되고, 상기 제 1 절연층과 다른 에칭속도를 가지는 재료로된 제 6 절연층(263)과, 상기 제 6 절연층상에 형성되고, 상기 제 1 절연층과 거의 동일한 에칭속도를 가지는 재료로된 제 7 절연층(265)과, 상기 제 7 절연층상에 형성되고, 상기 제 1 절연층과 거의 동일한 에칭속도를 가지는 재료로된 제 8 절연층(269)을 더 구비하고, 상기 제 2 구멍은 상기 제 6, 제 7 및 제 8 절연체층을 관통하고 있으며, 상기 제 6 절연층에 형성된 부분에서는 상기 제 4 개구직경을 가지고 있고, 상기 제 8 절연층에 형성된 부분에서는 상기 제 4 개구직경보다도 큰 제 5 개구직경을 가지고 있고, 상기 제 2 도전층(203)은 상기 제 8 절연층상으로 연장하도록 형성되어 있는 반도체 장치.
  14. (정정) 제13항에 있어서, 상기 제 2 구멍(277)의 상기 제 5 개구직경을 규정하도록 상기 제 7 절연층의 측벽에 형성된 제 2 측벽절연층(273)을 더 구비하는 반도체 장치.
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