JPH06120451A - Ｓｒａｍ構造及びｓｒａｍ構造の形成方法 - Google Patents
Ｓｒａｍ構造及びｓｒａｍ構造の形成方法Info
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- JPH06120451A JPH06120451A JP4285050A JP28505092A JPH06120451A JP H06120451 A JPH06120451 A JP H06120451A JP 4285050 A JP4285050 A JP 4285050A JP 28505092 A JP28505092 A JP 28505092A JP H06120451 A JPH06120451 A JP H06120451A
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Abstract
(57)【要約】
【目的】 露光の解像度限界以下の微小な開口形成を可
能としてＳＲＡＭ素子を微細化するＳＲＡＭ構造及びＳ
ＲＡＭ構造の形成方法を提供する。 【構成】 ドライバーＴｒとワードＴｒを構成する導
電層１ａ〜１ｃと、負荷部２と、この上に形成された定
電位層３と、この上に形成された絶縁部４を備え、Ｖss
等の定電位層には開口５が形成され、絶縁部にはデータ
供給用のコンタクトが形成されたＳＲＡＭ構造。定電
位層３が、ビットコンタクト部以外のＳＲＡＭ構成面全
面に形成されるＳＲＡＭ構造。ドライバーＴｒとワー
ドＴｒを構成する導電層１ａ〜１ｃ上に負荷部２を形成
し、この上に絶縁部４を上に有する定電位層３を形成
し、該定電位層はビットコンタクト部分のみ開口５して
その他には全面に形成し、該開口にサイドウォールを形
成してビットコンタクトを形成する。
能としてＳＲＡＭ素子を微細化するＳＲＡＭ構造及びＳ
ＲＡＭ構造の形成方法を提供する。 【構成】 ドライバーＴｒとワードＴｒを構成する導
電層１ａ〜１ｃと、負荷部２と、この上に形成された定
電位層３と、この上に形成された絶縁部４を備え、Ｖss
等の定電位層には開口５が形成され、絶縁部にはデータ
供給用のコンタクトが形成されたＳＲＡＭ構造。定電
位層３が、ビットコンタクト部以外のＳＲＡＭ構成面全
面に形成されるＳＲＡＭ構造。ドライバーＴｒとワー
ドＴｒを構成する導電層１ａ〜１ｃ上に負荷部２を形成
し、この上に絶縁部４を上に有する定電位層３を形成
し、該定電位層はビットコンタクト部分のみ開口５して
その他には全面に形成し、該開口にサイドウォールを形
成してビットコンタクトを形成する。
Description
【０００１】
【産業上の利用分野】本発明は、ＳＲＡＭ構造及びＳＲ
ＡＭ構造の形成方法に関する。本発明は、各種用途のＳ
ＲＡＭについて適用でき、特に、微細化・集積化したＳ
ＲＡＭ構造について好適に利用することができる。
ＡＭ構造の形成方法に関する。本発明は、各種用途のＳ
ＲＡＭについて適用でき、特に、微細化・集積化したＳ
ＲＡＭ構造について好適に利用することができる。
【０００２】
【従来の技術】半導体装置は近年、ますます微細化・集
積化の一途をたどっており、ＳＲＡＭ半導体装置につい
ても、その微細化の要請が極めて強い。
積化の一途をたどっており、ＳＲＡＭ半導体装置につい
ても、その微細化の要請が極めて強い。
【０００３】ところが、従来、ビットコンタクト最小サ
イズは、露光の解像度限界で決まっていた。コンタクト
開口は、フォトリソグラフィー技術で加工形成されてい
たからである。このため、露光の解像度限界以下の小さ
いコンタクトは形成できなかった。図４（ａ）に略示す
ように、下地段差をＡとして、フォトレジスト開口Ｂは
解像度限界までしか微細化できず、コンタクトホールサ
イズはこれに限定されていた。
イズは、露光の解像度限界で決まっていた。コンタクト
開口は、フォトリソグラフィー技術で加工形成されてい
たからである。このため、露光の解像度限界以下の小さ
いコンタクトは形成できなかった。図４（ａ）に略示す
ように、下地段差をＡとして、フォトレジスト開口Ｂは
解像度限界までしか微細化できず、コンタクトホールサ
イズはこれに限定されていた。
【０００４】結局これが、ＳＲＡＭ構造の素子の微細化
を防げていた。
を防げていた。
【０００５】
【発明の目的】本発明は上記問題点を解決して、露光の
解像度限界以下の微小な開口形成を可能とし、よってビ
ットコンタクト等を微細に形成できるようにし、これに
よりＳＲＡＭ素子の微細化を実現できるＳＲＡＭ構造及
びＳＲＡＭ構造の形成方法を提供することを目的とす
る。
解像度限界以下の微小な開口形成を可能とし、よってビ
ットコンタクト等を微細に形成できるようにし、これに
よりＳＲＡＭ素子の微細化を実現できるＳＲＡＭ構造及
びＳＲＡＭ構造の形成方法を提供することを目的とす
る。
【０００６】
【問題点を解決するための手段】本出願の請求項１の発
明は、ドライバートランジスタとワードトランジスタを
構成する導電層と、負荷部と、該負荷部上に形成された
定電位層と、該定電位層上に形成された絶縁部を備え、
定電位層には開口が形成され、絶縁部にはデータ供給用
のコンタクトが形成された構成のＳＲＡＭ構造であっ
て、これにより上記目的を達成するものである。
明は、ドライバートランジスタとワードトランジスタを
構成する導電層と、負荷部と、該負荷部上に形成された
定電位層と、該定電位層上に形成された絶縁部を備え、
定電位層には開口が形成され、絶縁部にはデータ供給用
のコンタクトが形成された構成のＳＲＡＭ構造であっ
て、これにより上記目的を達成するものである。
【０００７】本出願の請求項２の発明は、ドライバート
ランジスタとワードトランジスタを構成する導電層と、
負荷部と、該負荷部上に形成された定電位層と、該定電
位層上に形成された絶縁部を備え、定電位層には開口が
形成され、絶縁部にはデータ供給用のコンタクトが形成
され、該絶縁部は定電位層をおおう構成のＳＲＡＭ構造
であって、これにより上記目的を達成するものである。
ランジスタとワードトランジスタを構成する導電層と、
負荷部と、該負荷部上に形成された定電位層と、該定電
位層上に形成された絶縁部を備え、定電位層には開口が
形成され、絶縁部にはデータ供給用のコンタクトが形成
され、該絶縁部は定電位層をおおう構成のＳＲＡＭ構造
であって、これにより上記目的を達成するものである。
【０００８】本出願の請求項３の発明は、ドライバート
ランジスタとワードトランジスタを構成する導電層と、
負荷部と、該負荷部上に形成された定電位層と、該定電
位層上に形成された絶縁部を備え、定電位層は、ビット
コンタクト部以外のＳＲＡＭ構成面全面に形成されてい
るＳＲＡＭ構造であって、これにより上記目的を達成す
るものである。
ランジスタとワードトランジスタを構成する導電層と、
負荷部と、該負荷部上に形成された定電位層と、該定電
位層上に形成された絶縁部を備え、定電位層は、ビット
コンタクト部以外のＳＲＡＭ構成面全面に形成されてい
るＳＲＡＭ構造であって、これにより上記目的を達成す
るものである。
【０００９】本出願の請求項４の発明は、定電位層がグ
ランドラインを構成するものである請求項１ないし３の
いずれかに記載のＳＲＡＭ構造であって、これにより上
記目的を達成するものである。
ランドラインを構成するものである請求項１ないし３の
いずれかに記載のＳＲＡＭ構造であって、これにより上
記目的を達成するものである。
【００１０】本出願の請求項５の発明は、負荷部がＴＦ
Ｔトランジスタにより構成されるものである請求項１な
いし４のいずれかに記載のＳＲＡＭ構造であって、これ
により上記目的を達成するものである。
Ｔトランジスタにより構成されるものである請求項１な
いし４のいずれかに記載のＳＲＡＭ構造であって、これ
により上記目的を達成するものである。
【００１１】本出願の請求項６の発明は、ドライバート
ランジスタとワードトランジスタを構成する導電層と、
負荷部と、該負荷部上に形成された定電位層と、該定電
位層上に形成された絶縁部を備えるＳＲＡＭ構造の形成
方法であって、ドライバートランジスタとワードトラン
ジスタを構成する導電層上に負荷部を形成し、該負荷部
上に上層に絶縁部を有する定電位層を形成するとともに
該定電位層はビットコンタクト部分のみ開口してその他
は全面に形成する構成とし、該開口にサイドウォールを
形成してビットコンタクトを形成することを特徴とする
ＳＲＡＭ構造の形成方法であって、これにより上記目的
を達成するものである。
ランジスタとワードトランジスタを構成する導電層と、
負荷部と、該負荷部上に形成された定電位層と、該定電
位層上に形成された絶縁部を備えるＳＲＡＭ構造の形成
方法であって、ドライバートランジスタとワードトラン
ジスタを構成する導電層上に負荷部を形成し、該負荷部
上に上層に絶縁部を有する定電位層を形成するとともに
該定電位層はビットコンタクト部分のみ開口してその他
は全面に形成する構成とし、該開口にサイドウォールを
形成してビットコンタクトを形成することを特徴とする
ＳＲＡＭ構造の形成方法であって、これにより上記目的
を達成するものである。
【００１２】本出願の請求項７の発明は、ドライバート
ランジスタとワードトランジスタを構成する導電層と、
負荷部と、該負荷部上に形成された定電位層と、該定電
位層上に形成された絶縁部を備えるＳＲＡＭ構造の形成
方法であって、ドライバートランジスタとワードトラン
ジスタを構成する導電層上に負荷部を形成し、該負荷部
上に定電位層を形成し、該定電位層上に絶縁部を形成
し、前記定電位層は、ビットコンタクト部分のみ開口し
てその他の部分は全面に残し、該開口にサイドウォール
を形成し、ビットコンタクトを形成することを特徴とす
るＳＲＡＭ構造の形成方法であって、これにより上記目
的を達成するものである。
ランジスタとワードトランジスタを構成する導電層と、
負荷部と、該負荷部上に形成された定電位層と、該定電
位層上に形成された絶縁部を備えるＳＲＡＭ構造の形成
方法であって、ドライバートランジスタとワードトラン
ジスタを構成する導電層上に負荷部を形成し、該負荷部
上に定電位層を形成し、該定電位層上に絶縁部を形成
し、前記定電位層は、ビットコンタクト部分のみ開口し
てその他の部分は全面に残し、該開口にサイドウォール
を形成し、ビットコンタクトを形成することを特徴とす
るＳＲＡＭ構造の形成方法であって、これにより上記目
的を達成するものである。
【００１３】
【作用】本発明によれば、負荷部上にＶSSライン等の定
電位層を備え、更にその上に絶縁部を備える構成である
ので、定電位層をほぼ全面に形成する構造にでき、これ
により必要部分にのみ開口を形成する構成にできるの
で、サイドウォールで開口幅を狭めた開口形成を可能と
する。よってこれにより、微細化が可能ならしめられ
る。
電位層を備え、更にその上に絶縁部を備える構成である
ので、定電位層をほぼ全面に形成する構造にでき、これ
により必要部分にのみ開口を形成する構成にできるの
で、サイドウォールで開口幅を狭めた開口形成を可能と
する。よってこれにより、微細化が可能ならしめられ
る。
【００１４】
【実施例】以下本発明の実施例について、図面を参照し
て説明する。但し、当然のことではあるが、本発明は以
下の実施例により限定を受けるものではない。
て説明する。但し、当然のことではあるが、本発明は以
下の実施例により限定を受けるものではない。
【００１５】実施例１ この実施例の平面パターン構造を、図３に示す。本実施
例のＳＲＡＭ構造においては、定電位層であるＶSSライ
ンを、メモリセル内においては、ビットコンタクト５部
分のみ開口して、残りは全面パターン残しとする。図３
に破線で示すように、ビットコンタクト５の部分のみＶ
SSラインの開口とし、あとは全面に残すものである。
例のＳＲＡＭ構造においては、定電位層であるＶSSライ
ンを、メモリセル内においては、ビットコンタクト５部
分のみ開口して、残りは全面パターン残しとする。図３
に破線で示すように、ビットコンタクト５の部分のみＶ
SSラインの開口とし、あとは全面に残すものである。
【００１６】また本実施例では、ＶSSラインのビットコ
ンタクト５部分の開口サイズは、露光の解像度限界最小
サイズにする。
ンタクト５部分の開口サイズは、露光の解像度限界最小
サイズにする。
【００１７】周辺回路部分は、 （Ａ）アルミニウム等の配線コンタクト部のみＶSSライ
ンを開口するパターンとする。 （Ｂ）周辺回路部分全体パターンなしにする。 のいずれでもよい。
ンを開口するパターンとする。 （Ｂ）周辺回路部分全体パターンなしにする。 のいずれでもよい。
【００１８】つぎに図１及び図２を参照して、本実施例
の製造工程について説明する。まず、図２を参照する。
の製造工程について説明する。まず、図２を参照する。
【００１９】基体上に導電層１ａ，１ｂ，１ｃを形成す
る。この導電層１ａ，１ｂ，１ｃは、ポリＳｉから形成
した第１層ポリＳｉをなすものである。導電層１ａは、
ドライバートランジスタを構成する。導電層１ｂは、ワ
ードトランジスタを構成する。導電層１ｃは、バルクト
ランジスタゲートであり、ワードトランジスタを構成す
るものである。
る。この導電層１ａ，１ｂ，１ｃは、ポリＳｉから形成
した第１層ポリＳｉをなすものである。導電層１ａは、
ドライバートランジスタを構成する。導電層１ｂは、ワ
ードトランジスタを構成する。導電層１ｃは、バルクト
ランジスタゲートであり、ワードトランジスタを構成す
るものである。
【００２０】導電層１ａ，１ｂ，１ｃの上方には、ＴＦ
Ｔゲート２ａをなすポリＳｉ層を形成する。第２層ポリ
Ｓｉである。
Ｔゲート２ａをなすポリＳｉ層を形成する。第２層ポリ
Ｓｉである。
【００２１】ＴＦＴゲート２ａの上方には、ＴＦＴチャ
ネル２ｂをなすポリＳｉ層を形成する。第３層ポリＳｉ
である。
ネル２ｂをなすポリＳｉ層を形成する。第３層ポリＳｉ
である。
【００２２】ＴＦＴゲート２ａ、ＴＦＴチャネル２ｂに
より、負荷部２が構成される。いわゆるＴＦＴ負荷型の
構造である。図示例ではＴＦＴを、ボトルゲート型で示
したが、これに限られるものではない。
より、負荷部２が構成される。いわゆるＴＦＴ負荷型の
構造である。図示例ではＴＦＴを、ボトルゲート型で示
したが、これに限られるものではない。
【００２３】本実施例においては、該負荷部２（負荷ト
ランジスタ）上に、定電位層３であるＶSSラインが形成
される。第４層ポリＳｉである。更にこの定電位層３で
あるＶSSラインの上方に、絶縁部４が形成される。本例
の絶縁部２はＳｉＯ2 から成り、セルフアラインコンタ
クト形成用のオフセットＳｉＯ2 である。
ランジスタ）上に、定電位層３であるＶSSラインが形成
される。第４層ポリＳｉである。更にこの定電位層３で
あるＶSSラインの上方に、絶縁部４が形成される。本例
の絶縁部２はＳｉＯ2 から成り、セルフアラインコンタ
クト形成用のオフセットＳｉＯ2 である。
【００２４】上層ポリＳｉ（ここでは第４層ポリＳｉ）
をＶSSラインとする例はあるが、この上に更に絶縁部を
形成して、セルフアラインコンタクト形成用とするの
は、本明細書における提案がはじめてである。
をＶSSラインとする例はあるが、この上に更に絶縁部を
形成して、セルフアラインコンタクト形成用とするの
は、本明細書における提案がはじめてである。
【００２５】上記のような構造について開口を設け、コ
ンタクトホールを形成する。図１を参照する。図１は、
図２とは別断面になっている。
ンタクトホールを形成する。図１を参照する。図１は、
図２とは別断面になっている。
【００２６】図１（ａ）に示すように、セルフアライン
コンタクト形成用オフセットＳｉＯ2 である絶縁部４
と、ＶSSラインである定電位層３とに、開口５を形成す
る。このＶSSラインに形成する開口５は、解像度限界サ
イズとする。これにより、ビットコンタクト部分のＶSS
ラインを、解像度限界に形成して開口する。なお、絶縁
部４の開口と、定電位層３との開口は、１回のフォトレ
ジスト工程で行っても、２回に分けて行ってもよい。１
回の方が、工程数上有利である。
コンタクト形成用オフセットＳｉＯ2 である絶縁部４
と、ＶSSラインである定電位層３とに、開口５を形成す
る。このＶSSラインに形成する開口５は、解像度限界サ
イズとする。これにより、ビットコンタクト部分のＶSS
ラインを、解像度限界に形成して開口する。なお、絶縁
部４の開口と、定電位層３との開口は、１回のフォトレ
ジスト工程で行っても、２回に分けて行ってもよい。１
回の方が、工程数上有利である。
【００２７】次に、図１（ｂ）に示すように、サイドウ
ォール７を形成する。サイドウォール７は、よく知られ
た手法に従い、ＳｉＯ2 等をＣＶＤ等で形成して、全面
エッチバックすることにより、これを開口５の側壁にの
み残して、形成することができる。
ォール７を形成する。サイドウォール７は、よく知られ
た手法に従い、ＳｉＯ2 等をＣＶＤ等で形成して、全面
エッチバックすることにより、これを開口５の側壁にの
み残して、形成することができる。
【００２８】次に、エッチングにより、ビットコンタク
トを形成する。ここでは、ＲＩＥにより、図１（ｃ）の
如く開口５（ＶSSコンタクト）が得られるようにして、
形成した。即ち、ＲＩＥによって、図１（ｂ）の破線８
まで全体をエッチングすることにより、図１（ｃ）の構
造が得られる。
トを形成する。ここでは、ＲＩＥにより、図１（ｃ）の
如く開口５（ＶSSコンタクト）が得られるようにして、
形成した。即ち、ＲＩＥによって、図１（ｂ）の破線８
まで全体をエッチングすることにより、図１（ｃ）の構
造が得られる。
【００２９】得られた構造は、平面パターンで見ると、
図３に示すように、ビットコンタクト５が形成された部
分以外は全面にＶSSライン（定電位層３）が形成されて
いる構造になっている。図３中、９ａは活性領域、９ｂ
はロコス領域、９ｃは、第１層ポリＳｉで、バルクトラ
ンジスタ等を構成するもの（図２参照）である。
図３に示すように、ビットコンタクト５が形成された部
分以外は全面にＶSSライン（定電位層３）が形成されて
いる構造になっている。図３中、９ａは活性領域、９ｂ
はロコス領域、９ｃは、第１層ポリＳｉで、バルクトラ
ンジスタ等を構成するもの（図２参照）である。
【００３０】この後導電材であるＡｌやＷを開口に埋め
込んで、コンタクト形成を行う。
込んで、コンタクト形成を行う。
【００３１】従来、Ａｌ等のコンタクトと、定電位層３
であるＶSSラインとの合わせずれによるショートの防止
のためには、平面上の位置にて両者を離して形成する必
要があったが、本構造では、ＶSSライン（定電位層３）
は、その上の絶縁部４でおおわれているので、この上に
Ａｌ等の導電材を形成しても、接触のおそれはない。
であるＶSSラインとの合わせずれによるショートの防止
のためには、平面上の位置にて両者を離して形成する必
要があったが、本構造では、ＶSSライン（定電位層３）
は、その上の絶縁部４でおおわれているので、この上に
Ａｌ等の導電材を形成しても、接触のおそれはない。
【００３２】本実施例によれば、定電位層３であるＶSS
ラインをほぼ全面に形成したので、ＶSSラインの低抵抗
化が実現できるという効果がある。また、上述したよう
に、Ａｌ等の導電材とのショート防止を確実に達成でき
る。かつ、サイドウォールを形成するので、コンタクト
サイズを小さくでき、微細化が可能である。また、本工
程は、従来と同じ工程数であり、工程増をもたらさな
い。
ラインをほぼ全面に形成したので、ＶSSラインの低抵抗
化が実現できるという効果がある。また、上述したよう
に、Ａｌ等の導電材とのショート防止を確実に達成でき
る。かつ、サイドウォールを形成するので、コンタクト
サイズを小さくでき、微細化が可能である。また、本工
程は、従来と同じ工程数であり、工程増をもたらさな
い。
【００３３】なお、図１（ｃ）の構造を形成する際に、
前記（Ｂ）である周辺回路部のＶSSを全面除去するパタ
ーンとする場合は、周辺回路部を全面レジストでおお
う。
前記（Ｂ）である周辺回路部のＶSSを全面除去するパタ
ーンとする場合は、周辺回路部を全面レジストでおお
う。
【００３４】上述の如く、本発明を適用すると、従来は
コンタクト開口幅が露光の際の解像限界で決まっていた
のに対し（図４（ａ）参照）、本実施例では、図４
（ｂ）に示すように、解像限界よりも小さい開口Ｈを形
成することができる。
コンタクト開口幅が露光の際の解像限界で決まっていた
のに対し（図４（ａ）参照）、本実施例では、図４
（ｂ）に示すように、解像限界よりも小さい開口Ｈを形
成することができる。
【００３５】
【発明の効果】本発明によれば、露光の解像度限界以下
の微小な開口形成が可能となり、よってビットコンタク
ト等を微細に形成でき、これによりＳＲＡＭ素子の微細
化を実現できる。
の微小な開口形成が可能となり、よってビットコンタク
ト等を微細に形成でき、これによりＳＲＡＭ素子の微細
化を実現できる。
【図１】実施例１の工程を示す図である。
【図２】実施例１の工程を示す図である。
【図３】実施例１のＳＲＡＭの平面パターン構造を示す
図である。
図である。
【図４】本発明の作用を説明するための比較対比図であ
る。
る。
１ａ，１ｂ，１ｃ 導電層（第１層ポリＳｉ） ２ 負荷部（ＴＦＴ） ２ａ ＴＦＴゲート ２ｂ ＴＦＴチャネル ３ 定電位層（ＶSSライン） ４ 絶縁部（セルフアラインコンタクト形成用ＳｉＯ
2 ） ５ 開口（コンタクトホール） ６ （下層）絶縁膜 ７ サイドウォール
2 ） ５ 開口（コンタクトホール） ６ （下層）絶縁膜 ７ サイドウォール
Claims (7)
- 【請求項１】ドライバートランジスタとワードトランジ
スタを構成する導電層と、負荷部と、該負荷部上に形成
された定電位層と、該定電位層上に形成された絶縁部を
備え、 定電位層には開口が形成され、 絶縁部にはデータ供給用のコンタクトが形成された構成
のＳＲＡＭ構造。 - 【請求項２】ドライバートランジスタとワードトランジ
スタを構成する導電層と、負荷部と、該負荷部上に形成
された定電位層と、該定電位層上に形成された絶縁部を
備え、 定電位層には開口が形成され、 絶縁部にはデータ供給用のコンタクトが形成され、 該絶縁部は定電位層をおおう構成のＳＲＡＭ構造。 - 【請求項３】ドライバートランジスタとワードトランジ
スタを構成する導電層と、負荷部と、該負荷部上に形成
された定電位層と、該定電位層上に形成された絶縁部を
備え、 定電位層は、ビットコンタクト部以外のＳＲＡＭ構成面
全面に形成されているＳＲＡＭ構造。 - 【請求項４】定電位層がグランドラインを構成するもの
である請求項１ないし３のいずれかに記載のＳＲＡＭ構
造。 - 【請求項５】負荷部がＴＦＴトランジスタにより構成さ
れるものである請求項１ないし４のいずれかに記載のＳ
ＲＡＭ構造。 - 【請求項６】ドライバートランジスタとワードトランジ
スタを構成する導電層と、負荷部と、該負荷部上に形成
された定電位層と、該定電位層上に形成された絶縁部を
備えるＳＲＡＭ構造の形成方法であって、 ドライバートランジスタとワードトランジスタを構成す
る導電層上に負荷部を形成し、 該負荷部上に上層に絶縁部を有する定電位層を形成する
とともに該定電位層はビットコンタクト部分のみ開口し
てその他は全面に形成する構成とし、 該開口にサイドウォールを形成してビットコンタクトを
形成することを特徴とするＳＲＡＭ構造の形成方法。 - 【請求項７】ドライバートランジスタとワードトランジ
スタを構成する導電層と、負荷部と、該負荷部上に形成
された定電位層と、該定電位層上に形成された絶縁部を
備えるＳＲＡＭ構造の形成方法であって、 ドライバートランジスタとワードトランジスタを構成す
る導電層上に負荷部を形成し、 該負荷部上に定電位層を形成し、 該定電位層上に絶縁部を形成し、 前記定電位層は、ビットコンタクト部分のみ開口してそ
の他の部分は全面に残し、 該開口にサイドウォールを形成し、 ビットコンタクトを形成することを特徴とするＳＲＡＭ
構造の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4285050A JPH06120451A (ja) | 1992-09-30 | 1992-09-30 | Ｓｒａｍ構造及びｓｒａｍ構造の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4285050A JPH06120451A (ja) | 1992-09-30 | 1992-09-30 | Ｓｒａｍ構造及びｓｒａｍ構造の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06120451A true JPH06120451A (ja) | 1994-04-28 |
Family
ID=17686521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4285050A Pending JPH06120451A (ja) | 1992-09-30 | 1992-09-30 | Ｓｒａｍ構造及びｓｒａｍ構造の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06120451A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6127734A (en) * | 1995-08-25 | 2000-10-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device comprising a contact hole of varying width thru multiple insulating layers |
-
1992
- 1992-09-30 JP JP4285050A patent/JPH06120451A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6127734A (en) * | 1995-08-25 | 2000-10-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device comprising a contact hole of varying width thru multiple insulating layers |
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