JPH05121405A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05121405A JPH05121405A JP28459291A JP28459291A JPH05121405A JP H05121405 A JPH05121405 A JP H05121405A JP 28459291 A JP28459291 A JP 28459291A JP 28459291 A JP28459291 A JP 28459291A JP H05121405 A JPH05121405 A JP H05121405A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- polysilicon
- stringer
- self
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 超微細パターンを実現することによりデバイ
スの高集積化を図り、しかも、ステップカバレージの向
上した信頼性の高い半導体装置の製造方法を提供する。 【構成】 半導体基板上に酸化膜を形成した後、その酸
化膜上にポリシリコンを一様に積層し、その後、所定の
レジストパターンを用いて、配線パターンを形成する。
そのポリシリコンよりなる配線パターンを異方的にエッ
チングすることにより、２本のストリンガーを形成した
後、それぞれのストリンガー表面が配線材料に覆われた
状態の自己整合配線を形成した後、それぞれの自己整合
配線にゲート電極を形成する。
スの高集積化を図り、しかも、ステップカバレージの向
上した信頼性の高い半導体装置の製造方法を提供する。 【構成】 半導体基板上に酸化膜を形成した後、その酸
化膜上にポリシリコンを一様に積層し、その後、所定の
レジストパターンを用いて、配線パターンを形成する。
そのポリシリコンよりなる配線パターンを異方的にエッ
チングすることにより、２本のストリンガーを形成した
後、それぞれのストリンガー表面が配線材料に覆われた
状態の自己整合配線を形成した後、それぞれの自己整合
配線にゲート電極を形成する。
Description
【０００１】
【産業上の利用分野】 本発明は半導体装置の製造方法
に関し、特に、超微細配線技術を施した半導体装置の製
造方法に関する。
に関し、特に、超微細配線技術を施した半導体装置の製
造方法に関する。
【０００２】
【従来の技術】 従来の技術では、ゲート（トランジス
タ）部とそれらをつなぐ配線は、ほぼ同じ線幅で形成さ
れてきた。したがって、高集積化・微細化を行うにため
に、線幅を細くすると、それに伴いコンタクト穴の径も
小さくなる結果、アスペクト比が大きくなっている。
タ）部とそれらをつなぐ配線は、ほぼ同じ線幅で形成さ
れてきた。したがって、高集積化・微細化を行うにため
に、線幅を細くすると、それに伴いコンタクト穴の径も
小さくなる結果、アスペクト比が大きくなっている。
【０００３】
【発明が解決しようとする課題】 ところが、上述した
従来の技術によれば、アスペクト比が大きい場合、ステ
ップカバレージが悪くなりやすく、デバイスの信頼性を
低下させるという問題があった。
従来の技術によれば、アスペクト比が大きい場合、ステ
ップカバレージが悪くなりやすく、デバイスの信頼性を
低下させるという問題があった。
【０００４】本発明はこのような問題点を解決すべくな
されたもので、デバイスの高集積化を実現し、しかも、
ステップカバレージは向上し、デバイスの信頼性が高い
半導体装置の製造方法を提供することを目的とする。
されたもので、デバイスの高集積化を実現し、しかも、
ステップカバレージは向上し、デバイスの信頼性が高い
半導体装置の製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】 本発明の半導体装置の
製造方法は、半導体基板上に酸化膜を形成した後、その
酸化膜上にポリシリコンを一様に積層し、その後、所定
のレジストパターンを用いて、配線パターンを形成すべ
き位置の上記ポリシリコンを残存させるよう上記ポリシ
リコンをエッチングした後、その残存したポリシリコン
を異方的にエッチングすることによりそのポリシリコン
の対向する両側面にそれぞれストリンガーを形成した
後、そのストリンガーの全面を覆うよう上記酸化膜上に
配線材料を形成し、その後、その配線材料に上記半導体
基板が露出するまで全面エッチバックを施すことによ
り、それぞれの上記ストリンガー表面が上記配線材料に
覆われた状態の自己整合配線を形成した後、それぞれの
自己整合配線の所定部分にゲート電極を形成する工程を
有することによって特徴付けられる。
製造方法は、半導体基板上に酸化膜を形成した後、その
酸化膜上にポリシリコンを一様に積層し、その後、所定
のレジストパターンを用いて、配線パターンを形成すべ
き位置の上記ポリシリコンを残存させるよう上記ポリシ
リコンをエッチングした後、その残存したポリシリコン
を異方的にエッチングすることによりそのポリシリコン
の対向する両側面にそれぞれストリンガーを形成した
後、そのストリンガーの全面を覆うよう上記酸化膜上に
配線材料を形成し、その後、その配線材料に上記半導体
基板が露出するまで全面エッチバックを施すことによ
り、それぞれの上記ストリンガー表面が上記配線材料に
覆われた状態の自己整合配線を形成した後、それぞれの
自己整合配線の所定部分にゲート電極を形成する工程を
有することによって特徴付けられる。
【０００６】
【作用】 基板上に形成されたポリシリコンよりなる配
線パターンに異方性エッチングを施すことにより、ポリ
シリコンの水平面はエッチングされ、一方、垂直面はプ
ラズマ中の重合物がその垂直面の保護膜となるためエッ
チングされずに残存し、ストリンガーを形成する。そし
て、基板上およびそれぞれのストリンガー表面に一様に
配線材料を積層して、さらに、基板が露出するまで全面
エッチバックを施すことによりストリンガー表面が配線
材料に覆われた状態の自己整合配線が１本の配線パター
ンに対し、２本形成される。
線パターンに異方性エッチングを施すことにより、ポリ
シリコンの水平面はエッチングされ、一方、垂直面はプ
ラズマ中の重合物がその垂直面の保護膜となるためエッ
チングされずに残存し、ストリンガーを形成する。そし
て、基板上およびそれぞれのストリンガー表面に一様に
配線材料を積層して、さらに、基板が露出するまで全面
エッチバックを施すことによりストリンガー表面が配線
材料に覆われた状態の自己整合配線が１本の配線パター
ンに対し、２本形成される。
【０００７】
【実施例】 図１および図２は、本発明の実施例を経時
的に説明する図である。以下に、図面を参照しつつ、本
発明の実施例を説明する。まず、シリコン基板１の表面
上にシリコン酸化膜２ａを形成した後、そのシリコン酸
化膜２ａ上にポリシリコンを堆積し、その後、パターン
レジスト４ａにより配線材料の骨格となるポリシリコン
パターン３ａを形成する〔図１（ａ）〕。
的に説明する図である。以下に、図面を参照しつつ、本
発明の実施例を説明する。まず、シリコン基板１の表面
上にシリコン酸化膜２ａを形成した後、そのシリコン酸
化膜２ａ上にポリシリコンを堆積し、その後、パターン
レジスト４ａにより配線材料の骨格となるポリシリコン
パターン３ａを形成する〔図１（ａ）〕。
【０００８】次に、上述した状態のシリコン基板１を洗
浄した後、ＨＢｒやＣｌ2 ガス等を用いて異方性エッチ
ングを行う。この時、ポリシリコンパターン３ａは水平
面はエッチングされ、一方、垂直面はプラズマ中の重合
物が保護膜６となりエッチングされない〔図１
（ｂ）〕。こうして水平面がシリコン酸化膜２ａに達す
るまでエッチングを行ってうと、ストリンガー３が形成
される〔図１（ｃ）〕。
浄した後、ＨＢｒやＣｌ2 ガス等を用いて異方性エッチ
ングを行う。この時、ポリシリコンパターン３ａは水平
面はエッチングされ、一方、垂直面はプラズマ中の重合
物が保護膜６となりエッチングされない〔図１
（ｂ）〕。こうして水平面がシリコン酸化膜２ａに達す
るまでエッチングを行ってうと、ストリンガー３が形成
される〔図１（ｃ）〕。
【０００９】その後、配線用材料であるポリシリコン３
ｂを、ストリンガー３およびシリコン酸化膜２ａをすべ
て覆うように堆積する〔図１（ｄ）〕。次に、ストリン
ガー３の側面にポリシリコン３ｂが残存するようポリシ
リコン３ｂに全面にエッチバックを施すことにより、自
己整合配線７を形成する〔図２（ａ）〕。
ｂを、ストリンガー３およびシリコン酸化膜２ａをすべ
て覆うように堆積する〔図１（ｄ）〕。次に、ストリン
ガー３の側面にポリシリコン３ｂが残存するようポリシ
リコン３ｂに全面にエッチバックを施すことにより、自
己整合配線７を形成する〔図２（ａ）〕。
【００１０】次に、この自己整合配線７の表面上にシリ
コン酸化膜２ｂを形成した後、全面に絶縁膜４ｂを形成
することにより、自己整合配線７を被覆する。その後、
ゲート電極と接触する箇所の絶縁膜４ｂを除去する〔図
２（ｂ）〕。
コン酸化膜２ｂを形成した後、全面に絶縁膜４ｂを形成
することにより、自己整合配線７を被覆する。その後、
ゲート電極と接触する箇所の絶縁膜４ｂを除去する〔図
２（ｂ）〕。
【００１１】次に、自己整合配線７ａのシリコン酸化膜
２ｂを除去した後、ゲート電極５を形成し、そのゲート
電極５上に絶縁膜４ｂを形成する〔図２（ｃ）〕。
２ｂを除去した後、ゲート電極５を形成し、そのゲート
電極５上に絶縁膜４ｂを形成する〔図２（ｃ）〕。
【００１２】なお、ストリンガー３を形成する際の異方
性エッチングにおいて、添加ガスとしてＯ2 やＮ2 、あ
るいは不活性ガス等を適宜混合してもよい。また、スト
リンガー３を覆う配線用材料として、実施例ではポリシ
リコンを用いたが、その他ＣＷ，ＷＳｉx ，Ｔｉ，Ｔｉ
Ｎ等を用いてもよい。
性エッチングにおいて、添加ガスとしてＯ2 やＮ2 、あ
るいは不活性ガス等を適宜混合してもよい。また、スト
リンガー３を覆う配線用材料として、実施例ではポリシ
リコンを用いたが、その他ＣＷ，ＷＳｉx ，Ｔｉ，Ｔｉ
Ｎ等を用いてもよい。
【００１３】図３は、上述の方法により形成された微細
パターンを模式的に表した平面図である。
パターンを模式的に表した平面図である。
【００１４】自己整合配線Ｗが２本形成されており、こ
の２本の配線に要するスペースは配線パターンとして形
成された１本分のスペースである。この自己整合配線Ｗ
の所定の位置にゲート電極Ｇが形成されている。すなわ
ち、１本の配線は上述した方法により２分割されてい
る。
の２本の配線に要するスペースは配線パターンとして形
成された１本分のスペースである。この自己整合配線Ｗ
の所定の位置にゲート電極Ｇが形成されている。すなわ
ち、１本の配線は上述した方法により２分割されてい
る。
【００１５】
【発明の効果】 以上説明したように、本発明によれ
ば、１本分の配線スペースで２本の配線を形成すること
により、リソグラフィ技術の限界を超えた超微細パター
ンを形成することができ、デバイスの高集積化を図るこ
とができる。しかも、セルファラインでコンタクトホー
ルを形成できるため、従来のようにアスペクト比の高い
コンタクトホールを形成する必要がない。したがって、
後の工程でゲート電極となる薄膜形成時におけるステッ
プカバレージは向上し、デバイスの信頼性が向上する。
ば、１本分の配線スペースで２本の配線を形成すること
により、リソグラフィ技術の限界を超えた超微細パター
ンを形成することができ、デバイスの高集積化を図るこ
とができる。しかも、セルファラインでコンタクトホー
ルを形成できるため、従来のようにアスペクト比の高い
コンタクトホールを形成する必要がない。したがって、
後の工程でゲート電極となる薄膜形成時におけるステッ
プカバレージは向上し、デバイスの信頼性が向上する。
【図面の簡単な説明】
【図１】 本発明実施例を経時的に説明する図
【図２】 本発明実施例を経時的に説明する図
【図３】 本発明実施例により形成された微細パターン
の模式平面図
の模式平面図
１・・・・シリコン基板 ２ａ、２ｂ・・・・シリコン酸化膜 ３・・・・ストリンガー ３ａ、３ｂ・・・・ポリシリコン ４ａ、４ｂ・・・・レジストパターン ５・・・・ゲート電極 ６・・・・保護膜 ７、７ａ・・・・自己整合配線 ７・・・・エミッタ領域 ８・・・・Ｐ+ 分離拡層 ９・・・・コレクタ領域
Claims (1)
- 【請求項１】 半導体基板上に酸化膜を形成した後、そ
の酸化膜上にポリシリコンを一様に積層し、その後、所
定のレジストパターンを用いて、配線パターンを形成す
べき位置の上記ポリシリコンを残存させるよう上記ポリ
シリコンをエッチングした後、その残存したポリシリコ
ンを異方的にエッチングすることによりそのポリシリコ
ンの対向する両側面にそれぞれストリンガーを形成した
後、そのストリンガーの全面を覆うよう上記酸化膜上に
配線材料を形成し、その後、その配線材料に上記半導体
基板が露出するまで全面エッチバックを施すことによ
り、それぞれの上記ストリンガー表面が上記配線材料に
覆われた状態の自己整合配線を形成した後、それぞれの
自己整合配線の所定部分にゲート電極を形成する工程を
有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28459291A JPH05121405A (ja) | 1991-10-30 | 1991-10-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28459291A JPH05121405A (ja) | 1991-10-30 | 1991-10-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05121405A true JPH05121405A (ja) | 1993-05-18 |
Family
ID=17680453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28459291A Pending JPH05121405A (ja) | 1991-10-30 | 1991-10-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05121405A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100464904B1 (ko) * | 1997-10-10 | 2005-04-19 | 삼성전자주식회사 | 자기정렬소스식각에의한터널산화막손상방지방법 |
| US8513070B2 (en) | 2011-06-13 | 2013-08-20 | Samsung Display Co., Ltd. | Methods of manufacturing wire, TFT, and flat panel display device |
-
1991
- 1991-10-30 JP JP28459291A patent/JPH05121405A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100464904B1 (ko) * | 1997-10-10 | 2005-04-19 | 삼성전자주식회사 | 자기정렬소스식각에의한터널산화막손상방지방법 |
| US8513070B2 (en) | 2011-06-13 | 2013-08-20 | Samsung Display Co., Ltd. | Methods of manufacturing wire, TFT, and flat panel display device |
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