JPH08505492A

JPH08505492A - 炭化ケイ素におけるパワーｍｏｓｆｅｔ

Info

Publication number: JPH08505492A
Application number: JP6513138A
Authority: JP
Inventors: パルモア，ジョン・ダブリュー
Original assignee: クリー・リサーチ・インコーポレーテッド
Priority date: 1992-11-24
Filing date: 1993-10-27
Publication date: 1996-06-11
Also published as: KR100271106B1; EP0671056A1; EP0671056B1; WO1994013017A1; DE69332358D1; AU5545894A; KR950704815A; ATE225568T1; US5506421A; DE69332358T2

Abstract

(57)【要約】パワー金属酸化物半導体電界効果形トランジスタ（ＭＯＳＦＥＴ）は、炭化ケイ素から形成された、ドルイン領域、チャンネル領域及びソース領域を有する。ドレイン領域は第１伝導形の炭化ケイ素基板と、同じ伝導形を有し、基板に隣接する炭化ケイ素のドルイン−ドリフト領域とを有する。チャンネル領域はドレイン−ドリフト領域に隣接し、ドレイン−ドリフト領域とは反対の伝導形を有する。ソース領域はチャンネル領域に隣接し、ドレイン−ドリフト領域と同じ伝導形を有する。このＭＯＳＦＥＴはソース領域の第１部分、チャンネル領域の第１部分及びドレイン領域の第１部分上に形成されるゲート電極を含むゲート領域を有する。ソース電極はソース領域の第２部分及びチャンネル領域の第２部分上に形成される。また、ドレイン電極はドレイン領域の第２部分上に形成される。

Description

【発明の詳細な説明】炭化ケイ素におけるパワーＭＯＳＦＥＴ関連出願本出願は１９９２年６月５日出願の同時係属米国特許出願第０７／８９３，６４２号に関連する。発明の分野本発明は、少なくとも一部は、米国航空宇宙局（“ＮＡＳＡ”），契約番号ＮＡＳ２５９５６の下で政府の支援を受けて実施された。政府は本発明にある一定の権利を有する。本発明はパワー金属酸化物半導体電界効果形トランンジスター（“ＭＯＳＦＥＴ”）に関し、特に詳しくは、炭化ケイ素中に形成されるＭＯＳＦＥＴに関する。発明の背景例えば、高出力バイポーラー接合トランジスタ（“ＨＰＢＴ”）、パワー金属酸化物半導体電界効果形トランンジスター（“ＭＯＳＦＥＴ”）、又はゲートターンオフサイリスタ（“ＧＴＯ”）のようなパワー半導体デバイスは多量の電流を制御又は通過させ、高電圧を遮断することができる半導体デバイスである。パワーＭＯＳＦＥＴは一般に知られており、パワーＭＯＳＦＥＴに関する最も重要なパラメータの１つは固有オン抵抗（specific on-resistance）（すなわち、デバイスに電源を入れる場合の線状部分におけるデバイスの抵抗）である。パワーＭＯＳＦＥＴの固有オン抵抗はＭＯＳＦＥＴに印加される一定のソース〜ドレイン電圧（source to drain voltage）に対する単位面積あたりのソース〜ドレイン電流（source to drain current）を最大にするために出来るだけ小さくあるべきである。固有オン抵抗が低ければ低いほど、一定の電流定格（current rati ng）の電圧低下は低くなる。通常のパワーＭＯＳＦＥＴはシリコン（Ｓｉ）中に製造される。しかし、Ｓｉ中に形成されるＭＯＳＦＥＴは、例えばドレイン−ドリフト領域の厚さのような、Ｓｉ材料自体に固有のある種の性能制限を有する。固有オン抵抗に対する最大寄与要素はＭＯＳＦＥＴのドレイン−ドリフト領域の抵抗である。ドレイン−ドリフト領域の厚さとドーピングとはオン抵抗を限定する。ＭＯＳＦＥＴの定格電圧が増加するにつれて、典型的に、ドレイン−ドリフト領域の厚さは増大し、ドレイン−ドリフト領域のドーピングは減少する。それ故、ドレイン−ドリフト領域の抵抗は明白に増大する。このため、デバイスの固有オン抵抗を最小にするためには、ドレイン−ドリフト領域の厚さを一定の定格電圧に対して最小にするべきである。オン抵抗に関するこれらの問題は認識されており、オン抵抗問題を解決しようと試みて、幾つかのＭＯＳＦＥＴ構造が開発されている。このような開発の例は、“高い破壊電圧と小さいオン抵抗とを有する垂直電界効果形トランジスタ”なる名称のカユマ（Kayuma）による米国特許第４，９５２，９９１号；“低いオン抵抗と高い破壊電圧とを有する高出力ＭＯＳＦＥＴ”なる名称のリンドウ（Lind ow）等による米国特許第４，９５９，６９９号；“垂直形ＭＯＳトランジスタ” なる名称のミハラ（Mihara）による米国特許第４，６０８，５８４号；“ショートチャンネル低電圧ＤＭＯＳトランジスタの製造方法”なる名称のヒシッヒ（Hs hich）による米国特許第４，９３１，４０８号；“半導体高出力ＭＯＳＦＥＴデバイス”なる名称のキンザー（Kinzer）による米国特許第４，９７４，０５９号；“低オン抵抗と高破壊電圧とを有する高出力ＭＯＳＦＥＴ”なる名称のリンドウ等による米国特許第４，６４２，６６６号；“高い抵抗電圧と高い切り替え速度とを有する垂直ＭＯＳ電界効果形トランジスタ”なる名称のタカハシ（Takaha shi）による米国特許第４，９６５，６４７号；“Ｖ形ドレイン接点を有する半導体デバイスＭＯＳＦＥＴ”なる名称のシバタ（Shibata）による米国特許第４，８６０，０８４号；及び“導電状態において低い抵抗を有するパワーＭＯＳＦＥＴ”なる名称のミハラによる米国特許第４，６９７，２０１号に見ることができる。問題を解決しようとするこれらの先行技術の試みは、オン抵抗を低下させようとして種々な構造のＳｉ半導体材料を含むものであった。しかし、これらの先行技術の試みはＳｉ半導体材料自体における固有の限界を充分に理解することができなかった。したがって、発明者の知る限りでは、低いオン抵抗と、高電圧のための高い温度範囲とを有するパワーＭＯＳＦＥＴは現在存在しない。発明の概要それ故、本発明は低いオン抵抗と、高電圧のための高い温度範囲とを有するパワーＭＯＳＦＥＴを提供する。炭化ケイ素における材料処理方法を理解し、開発することによって、炭化ケイ素中に形成されるパワーＭＯＳＦＥＴはＳｉ中に形成される通常のパワーＭＯＳＦＥＴに比べてオン抵抗と高温性能との改良を提供する。さらに詳しくは、パワー金属酸化物半導体電界効果形トランジスタ（ＭＯＳＦＥＴ）は炭化ケイ素中に形成されたドレイン領域、チャンネル領域及びソース領域を有する。ドレイン領域は第１伝導形（first conductivity type）の炭化ケイ素の基板と、同じ伝導形を有する基板に隣接する炭化ケイ素のドレイン−ドリフト領域とを有する。チャンネル領域はドレイン−ドリフト領域に隣接し、ドルイン−ドリフト領域とは反対の伝導形を有する。ソース領域はチャンネル領域に隣接し、ドレイン−ドリフト領域と同じ伝導形を有する。ＭＯＳＦＥＴはまた、ソース領域の第１部分、チャンネル領域の第１部分及びドレイン領域の第１部分に隣接して形成されるゲート電極を含むゲート領域を有する。ソース電極はソース領域の第２部分とチャンネル領域の第２部分とに隣接して形成される。ドレイン電極はドレイン領域の第２部分上に形成される。図面の説明本発明の特徴及び利益の一部を説明したが、他の特徴及び利益は添付図面に関連して説明を進めるにつれて明らかになるであろう。図１は本発明による、Ｕ形ゲート接点領域を有する、炭化ケイ素中に形成された垂直ＭＯＳＦＥＴの部分断面略図である；図２は本発明の他の実施態様による、炭化ケイ素中に形成された、Ｖ形ゲート接点領域を有する垂直ＭＯＳＦＥＴ（“ＶＭＯＳＦＥＴ”）の部分断面略図である; 図３は本発明のさらに他の実施態様による、炭化ケイ素中に形成されたＶＭＯＳＦＥＴの部分断面略図である；図４は本発明のさらに他の実施態様による、炭化ケイ素中に形成されたＶＭＯＳＦＥＴの部分断面略図である；図５は３００°Ｋの温度において６．７ｘ１０^-4ｃｍ²の活性面積を有する炭化ケイ素中に形成されたＶＭＯＳＦＥＴのドレイン電流−電圧特性のプロットである；図６は本発明によるＶＭＯＳＦＥＴの相互コンダクタンス−ゲート電圧特性のプロットである；図７は本発明のさらに他の実施態様による、炭化ケイ素中に形成されたアースのない（ungrounded）ＶＭＯＳＦＥＴの部分断面略図である；図８は図７の実施態様によるアースのないＶＭＯＳＦＥＴのドレイン電流−電圧特性のプロットである；図９は本発明によるＭＯＳＦＥＴの形成に用いられるマスクの写真図である。詳細な説明以下では、本発明の好ましい実施態様を示す添付図面を参照しながら、本発明をさらに詳しく説明する。しかし、本発明は多様な形式で具体化することができ、ここに述べる実施態様に限定されるものと見なすべきではない；むしろ、この実施態様はこの開示が詳細でかつ完全であり、本発明の範囲を当業者に完全に伝えるために提供するものである。同じ数字は同じ要素を終始意味する。次に図面に関して説明すると、本発明によるパワーＭＯＳＦＥＴデバイスは図１〜３に示すようなアースつき（grounded）構造を用いて製造することができる。図１は本発明による、Ｕ形ゲート接点領域（２７と大ざっぱに表示する）を有する、炭化ケイ素中に形成されたパワー金属酸化物半導体電界効果形トランジスタ（ＭＯＳＦＥＴ）の部分断面略図を示す。２０と大ざっぱに表示する、このＭＯＳＦＥＴは、図示した実施態様ではｎ＋として示される第１伝導形の炭化ケイ素（ＳｉＣ）から形成された基板２１を含むドレイン領域２３を有する。ここで述べるＳｉＣは典型的に６Ｈポリタイプ（polytype）を有するが、当業者に明らかであるように、ＳｉＣは非限定的に３Ｃ、２Ｈ、４Ｈ又は１５Ｒポリタイプを含む、他のポリタイプから成ることもできる。ドレイン領域２３はまた、図示した実施態様ではｎ−として示される同じ伝導形を有するＳｉＣのドレイン−ドリフト領域をも有する。ｎ＋とｎ−は、ｐ＋とｐ−と同様に、それぞれ同じ材料の高い及び低いドーピングレベルに関して“＋”及び“−”と表示される。チャンネル領域２４はドルイン領域２３のドレイン−ドリフト領域２２に隣接し、ｐ− と示される反対の伝導形を有する。ソース領域２５はその一部に隣接して形成されるソース接点として示されるソース電極を有し、チャンネル領域２４に隣接し、ｎ＋として示されるドレイン−ドリフト領域２２と同じ伝導形を有する。ゲート領域２７はソース領域２５、チャンネル領域２４及びドレイン領域２３の一部に隣接して形成されるゲート接点３０として示されるソース電極を有する。ゲート領域２７は図示したようにソース領域２５、チャンネル領域２４及びドレイン領域２３のこれらの部分中に入り込むことによって形成される。ドレイン接点３２として示されるドレイン電極もドレイン領域２３の一部に隣接して形成される。また、絶縁層３１もゲート接点３０とソース領域２５、チャンネル領域２４及びドレイン領域２３の種々な部分との間に形成される。絶縁層３１は典型的に例えば二酸化ケイ素（ＳｉＯ₂）のような酸化物層である。さらに、本発明によるＭＯＳＦＥＴはその１側面に沿って３５と表示される、図１に示されるメサ形エッジ末端を有する。図２〜４及び７に示される実施態様にも、図示しないが、メサ形エッジ末端が生ずる。メサ形エッジ末端は典型的に３６と表示され、ＳｉＯ₂ によって不動態化され、ＭＯＳＦＥＴの他の部分よりも厚い。炭素面（Ｃ面）ウェファーとケイ素面（Ｓｉ面）ウェファーの両方を製造することができるが、Ｃ面ウェファーが好ましいので、以下ではこれについて詳述する。ゲート接点３０がインプラントされたソース材料と溝（trench）の底部とに重なり合うウェファー頂部に成長する酸化物層３１は、異方性の酸化速度のために、側壁上の酸化物層よりも一般に厚いので、Ｃ面がこのデバイスのためにより最適である。これは誘電障害が最も起こりやすい厚い酸化物を形成するが、側壁上の酸化物を比較的薄く留めることを可能にし、良好な輸送特性を生じる。Ｃ面基板（ｎ＝１〜４ｘ１０¹⁸／立方センチメートル（ｃｍ^-3）（１−４Ｅ１８））は下記のように成長したエピタキシャル構造を有する。成長した第１エピ層（図示せず）は、ドレイン−ドリフト領域２２の突き抜け（punch-through）のための基板２１上の０．５マイクロメートル（μｍ）厚さｎ＋層である。次に、ｎ−ドルイン−ドリフト領域２２を５〜７ｘ１０¹⁵cｍ^-3（５−７Ｅ１５）の範囲のドーピング密度及び厚さ４．３μｍで成長させる。これらの条件を、ｎ＋層２１までの突き抜けの前に約５０Ｖ以上の電圧（Ｖ）のドレインバイアスを維持するように設計する。チャンネル層２４は７〜１５ｘ１０¹⁵ｃｍ^-3（７−１５Ｅ１５）の範囲のキャリヤー濃度及び２．０μｍの厚さによって成長させる。ソース領域２５のためのｎ＋イオンのインンプラント後に、チャンネル長さは約１．５μｍであるべきであり、ソース領域２５までの突き抜けなしに、５０ｖを維持することも可能であるべきである。図１のデバイスは下記のように製造する。第一に、外部メサ形パターンをＳｉＣ表面中に０．５μｍ反応性イオンエッチングして、今後のレベルのためのアラインメント・マーク（alignment mark）として作用させる。次に、ポリシリコン（厚さ０．７５μｍ）をウェファー上に付着させ、ジクロロジフルオロメタン（ＣＣｌ₂Ｆ₂）中での反応性イオンエッチングを用いてパターン化する。ソース接点２６の小さいサイズの（undersized）パターンを除いてウェファー全体がインプラントされるように、残りのインプラントマスクをパターン化する。マスクは２．５μｍ小さいサイズであり（2.5μｍ undersized）、このことは１５μｍ幅のソース接点の中央１０μｍがインプラントされないｐ形材料上にあることを意味する。ソース孔２５のイオンインプランテーションは２ｘ１０²⁰ｃｍ^-3（２Ｅ２０）ピーク濃度を生じる下記条件：Ｅ＝４０ｋｅＶ，φ＝１．３４ｘ１０¹⁵ｃｍ^-2 Ｅ＝８０ｋｅＶ，φ＝２．１８ｘ１０¹⁵ｃｍ^-2 Ｅ＝１５０ｋｅＶ，φ＝３．１０ｘ１０¹⁵ｃｍ^-2 ［式中、Ｅはエネルギーであり、ｋｅＶはキロ電子ボルトであり、φは原子／ｃｍ²の用量である］の下で６５０摂氏度（℃）において３回インプラントすることによって実施する。インプランテーション後に、ポリシリコンをストリップし、ウェファーをアルゴン（Ａｒ）中１５００℃において１０分間焼きなます。次に、アルミニウム（Ａｌ）層を付着させ、パターン化して、溝を反応性イオンエッチングするための窓を開ける。このパターンは５μｍｘ２５０μｍ長さである８フィンガーを開けるに過ぎない。次に、酸化二窒素（Ｎ₂Ｏ）１０％につき三フッ化窒素１００％中においてｎ＋イオンインプラントされた材料２５、ｐ形チャンネル層２４を通して、ｎ−ドレイン領域２３中に溝をエッチングする；エッチ（etch）の深さは約３．０μｍである。次に、Ａｌをストリップし、Ａｌの新しい層を付着させ、外側メサ形末端３５のパターンにもう一度パターン化する。メサ形の外側の材料を、成長したエピ層の全体を透過するＮＦ₃による反応性イオンエッチング（“ ＲＩＥ”）を再び用いて、約７．２μｍ深さにエッチングする。次に、ウェファーを湿った酸素（Ｏ₂）中で１１００℃において３０分間酸化して、ゲート酸化物３１と外部側壁不動態化層３５とを形成する。メサ形の頂部における酸化物厚さは約８０ナノメートル（ｎｍ）厚さであり、酸化物破壊計算に基づいて、側壁酸化物厚さは約４０ｎｍ厚さである。次に、例えばモリブデン（Ｍｏ）のような金属の３００ｎｍ厚さ層をウェファー上に付着させ、例えばリン酸／硝酸／酢酸混合物中での湿式エッチングによってパターン化して、ゲート接点３０を形成する。ゲート層もポリシリコンから形成することができる。次に、６５ｎｍ厚さニッケルソース接点２６を、フォトレジスト中の窓を通してフルオロホルム（fluoroform）（ＣＨＦ₃）中で二酸化ケイ素（ＳｉＯ₂）を第１反応性イオンエッチングし、次にＮｉを付着させ、リフトオフする（lift-off）ことによって付着させる。次に、酸化物をウェファーの裏側（backside）からエッチングオフし（etched off）、その上にＮｉの２００ｎｍ厚さフィルムをドレイン接点３２として付着させる。このウェファーを次に８００℃において水素（Ｈ₂）４％につきアルゴン中で２分間焼きなます。焼きなまし後に、ウェファー上に耐酸化性オーバーレイ（図示せず）をスパッターする。ソース２６とゲート接点３０とをリフトーオフ方法を用いて小さいサイズのパターン（undersized pattern）でチタン（Ｔｉ）／白金（Ｐｔ）／金（Ａｕ）によって被覆する。同様に、ウェファーの裏をＴｉ／Ｐｔ／Ａｕによって上塗りする。図２〜４は本発明の他の３実施態様によるＶ形ゲート接点を有するアース付き垂直ＭＯＳＦＥＴ２０’、２０”、２０'''（“ＶＭＯＳＦＥＴ”）を示す。これらの実施態様は図１に示した要素と同じような要素を有し、それぞれプライム（’）、ダブルプライム（”），トリプルプライム（'''）と表示される。図２の実施態様では、ｐ−チャンネル領域２４’中にｎ＋ソース領域２５’がインプラントされる。次に、ソース接点２６’をｎ＋ソース２５’及びｐ−チャンネル２６’領域上に形成する。図３の実施態様では、ｎ＋ソース領域２５”がｐ−チャンネル領域２４”上に、図示したように、エピタキシャル成長する。ｐ−チャンネル領域２４”との接触のために、ｎ＋ソース領域２５”の一部をエッチングする。次に、ソース接点２６”をｎ＋ソース２５”及びｐ−チャンネル２４”領域上に形成する。図４の実施態様においても、ｎ＋ソース領域２５'''がｐ−チャンネル領域２４'''上にエピタキシャル成長する。次に、ｐ−チャンネル領域２４'''とソース接点２６'''との間の接触のために、ｎ＋ソース領域２５'''中にＰ＋領域３３をインプラントする。ｐ−チャンネル領域２４'''とソース接点２６'''との間の接触のためにｐ＋インプラントした領域３３も、図１〜３に示した実施態様において、使用可能であることも当業者に明らかであろう。イオンインプランテーション方法が使用可能であり、特に、本明細書に援用される、“単結晶炭化ケイ素中へのドーパントのインプランテーション及び電気的活性化”なる名称のエドモンド（Edmond）等による米国特許第５，０８７，５７６号に示される高温イオンインプランテーション方法が使用可能である。図５は最低抵抗デバイスの１つのＩ−Ｖ曲線を示す。図５は本発明によるＶＭＯＳＦＥＴのドルイン電流−電圧特性のプロットである。図６は同じＶＭＯＳＦＥＴの相互コンダクタンス−ゲート電圧特性のプロットである。この特定のウェファーはｐ＝９．５ｘ１０¹⁵ｃｍ^-3（９．５Ｅ１５）のチャンネルドーピングを有した。ゲート電圧（Ｖ_G）が僅か＋１０Ｖであったときに、４０ミリアンペア（ｍＡ）のオン−電流が２．３ボルト（Ｖ）の電圧低下を伴って得られ、５７オーム（Ω）のオン−抵抗を生じた（デバイスの活性面積は６．７ｘ１０^-4平方センチメートル（ｃｍ²）であり、ドレイン〜ソース抵抗（Ｒ_DS(0n)）＝３８ｍΩ −ｃｍ²であるので）。室温（“ＲＴ”）におけるこのデバイスの限界電圧（Ｖ_t _h ）は１．６Ｖであり、ドレイン電圧（Ｖ_D）＝１８ＶかつＶ_G＝＋１０Ｖにおける相互コンダクタンスは２４ミリジーメンス（ｍＳ）（６．０ｍＳ／ミリメートル（ｍｍ））であった。これらのデバイスを温度の関数としても特徴づけた。もう一つの低ドープト（ low doped）パワーデバイスは３．２ＶのＲＴＶ_thと５ｍＳ／ｍｍの相互コンダクタンスを有した。Ｖ_G＝＋１０ＶにおけるこのデバイスのＲ_Ds(on)は４９．６ｍΩ−ｃｍ²であった。Ｖ_thはＲＴ〜１５０摂氏度（℃）において１．７Ｖに迅速に低下し、Ｒ_Ds(on)、は低下してから、再び上昇し始め、１５０℃では４６．２ｍΩ−ｃｍ²であった。この温度において相互コンダクタンスは３．５ｍＳ／ｍｍに低下した。これらのデバイスは３００℃において良好に作動した。この温度において、電圧は約１．６Ｖにおいて安定化した。Ｒ_DS(on)は６０ｍΩ−ｃｍ² に上昇し、相互コンダクタンスは２．７５ｍＳ／ｍｍに低下した。これらのデバイスを冷却した後に、デバイス特性値はこれらのデバイスのオリジナル特性値に戻った。したがって、同じ発明者による１９９２年６月５日出願の“炭化ケイ素上での高品質二酸化ケイ素不動態化の生成方法と得られる不動態化構造体”なる名称の同時係属米国特許出願第０７／８９３，６４２号に示されるような、種々な酸化方法もこれらのデバイスに使用可能である。この同時係属出願は本明細書に援用される。これらの図（view）はＭＯＳＦＥＴのＶ形ゲート接点を示すが、例えば二重拡散金属酸化物半導体（ＤＤＭＯＳ）又はプレーナＭＯＳＦＥＴのような、他の種々な形態も使用可能である。ＳｉＯ₂／ＳｉＣ界面における高い界面トラップ密度のために、Ａｌｐ形酸化の使用が熱成長した酸化物中に低いチャンネル移動度を生ずることも判明している。さらに、図示した実施態様を形成するためのドーピングレベルは２Ｅ¹⁵〜５Ｅ¹⁵原子／ｃｍ³の範囲である。したがって、通常のドーピング方法を用いる今までの実施態様の低チャンネルドーピングとは対照的に、上記酸化方法を用いる高チャンネルドーピングによっても垂直パワーＭＯＳＦＥＴが製造された。酸化前の犠牲的（sacrificial）層として薄層の付着ポリシリコンを用いた。このような使用において、ポリシリコンはエピタキシャル成長した非ドープトＳｉＣに比べて幾つかの利点を有する。均一な被膜が得られることの他に、得られる熱酸化物（thermal oxide）はＳｉＣ酸化の種々な炭素酸化物（ＣＯ_x）のいずれも含まない。酸化は低温においても実施することができるが、より短時間に実施することもでき、あるいは両方で実施することができる。ＳｉはＳｉＣよりも迅速に酸化されるので、ポリシリコンはかなり迅速に消耗されるが、ＳｉＯ₂がＳｉＣ界面に達すると、ＳｉＯ₂は本質的に停止する。それ故、ＳｉＣは実際に消耗されないが、高性能の熱（therma l）ＳｉＯ₂／ＳｉＣ界面が得られる。この界面におけるＡｌの存在は界面状態をさらに与える可能性があるので、問題を可能なかぎり最小化することができる。ウェファーはＳｉ面ｎ＋ウェファー上に２．５〜３ｘ１０¹⁸ｃｍ^-3（２．５− ３Ｅ１８）のドーパント密度で成長した。これらのウェファーのエピタキシャル構造は既述した構造に類似したが、この場合には、ドレイン領域はｎ＝１〜２ｘ１０¹⁶ｃｍ^-3（１−２Ｅ１６）のドーピングを有し、ｐ形チャンネルドーピングは１〜１．７ｘ１０¹⁷ｃｍ^-3（１−１．７Ｅ１７）の範囲であり、１．０μｍの厚さであった。これらのウェファーに関するデバイス製造も低チャンネルドーピングを有する既述構造に関して述べたデバイス製造に類似した。唯一の差はインプラントと酸化条件とにあった。酸化物製造は材料を全く除去しないので、インプラントは浅く作られた。得られたゲート長さは約０．５μｍであった。これらの条件は：Ｅ＝２５ｋｅＶ，φ＝９．０２ｘ１０１４ｃｍ^-2 Ｅ＝４０ｋｅＶ，φ＝１．３４ｘ１０１５ｃｍ^-2 Ｅ＝８０ｋｅＶ，φ＝２．１７ｘ１０１５ｃｍ^-2 Ｅ＝１５０ｋｅＶ，φ＝３．１１ｘ１０１５ｃｍ^-2 であった。ｐ−層が薄いために、溝は１．３μｍの深さまでエッチングされたに過ぎなかった。溝及びメサ形の形成後に、低圧化学蒸着（“ＬＰＣＶＤ”）によって４０ｎｍ厚さの犠牲的ポリシリコン層を付着させた。この層を次に湿ったＯ₂中で１１００℃において９分間酸化した。得られた酸化物厚さは７８ｎｍ厚さであった。デバイス加工の残りは既述した加工と同じであった。特定のウェファーのチャンネルドーピングはｐ＝１．２ｘ１０¹⁷ｃｍ^-3（１．２Ｅ１７）であった。＋１６Ｖのゲート電圧によって２２ｍＡのオン電流が室温において得られた。このゲート電圧におけるオン抵抗は１８４Ωであり、Ｒ_DS(o _n) ＝１２３ｍΩ−ｃｍ²を生じた。室温におけるこのデバイスの限界電圧は７．５Ｖであり、Ｖ_D＝２０ＶかつＶ_G＝＋１６Ｖにおける最大相互コンダクタンスは６．８ｍＳ（１．７ｍＳ／ｍｍ）であった。これらの数値は既述した数値ほど良好ではないが、これらのデバイスでは酸化物は約２倍の厚さであり、このことが相互コンダクタンスの低下に有意な影響を及ぼすことを認めるべきである。低チャンネル移動度は、ＳｉＯ₂／ＳｉＣ界面におけるＡｌによって生ずる高い界面トラップ密度のために、チャンネル領域の高いＡｌドーピングレベルによって生ずることが判明した。発明者は特定の理論によって縛られることを望む訳ではないが、チャンネル領域のドーピングのためのホウ素（Ｂ）の使用がこれらの低いチャンネル移動度問題を減ずるように思われる。このため、本明細書においてＡｌを述べる場合にＢドーピングが使用可能であることは当業者に明らかであろう。これらのデバイスも温度の関数として特徴づけた。これらのデバイスの限界電圧の低下は温度上昇に対して全く安定であった。１５０℃において、Ｖ_thは６．７Ｖに低下し、Ｒ_DS(on)は１１７ｍΩ−ｃｍ²までやや低下した。この温度において相互コンダクタンスはやや上昇して１．８ｍＳ／ｍｍになった。これらのデバイスも３００℃まで良好に作動した。この温度において、Ｖ_thは約６．７Ｖまでにさらに低下した。Ｒ_DS(on)は１１７ｍΩ−ｃｍ²に安定に留まり、相互コンダクタンスは２．０ｍＳ／ｍｍに増加した。Ｖ_thはデバイスの両方のセットに関して良好に挙動し、使用ドーピング密度を仮定した算出数値に非常に近い。重度ドープトデバイスの平均低下速度は約４〜５ミリボルト（ｍＶ）／℃であり、これはＳｉＭＯＳＦＥＴで観察されたほぼ同じ速度である。低ドープトサンプルのＶ_thは室温から１００℃までにおいて迅速に低下したが、温度上昇に対して非常に安定に留まった。高ドープトチャンネル層の相互コンダクタンスは約２００℃まで温度と共に上昇した。このことは、デバイスがＲＴにおいては界面トラップによってまだ支配されるが、高温においてはこれらが克服されることを実証した。低ドープトサンプルは非常に高いＲＴ相互コンダクタンスを示したが、これは温度によって低下した。これは理想的な場合に非常に近似し、トラップは特性を支配せず、相互コンダクタンスは温度上昇によって移動度の低下のために低下する。低チャンネルドーピング（Ｒ_DS(on)＝３７．５ｍΩ−ｃｍ²）を有する垂直ＭＯＳＦＥＴによって得られた最近の最良の結果に基づくと、２０アンペア（Ａ）パワーＭＯＳＦＥＴは５Ｖ低下に関して約４ミリメートル（ｍｍ）ｘ４ｍｍのダイサイズを有する。０．９ｍΩ−ｃｍ²のＲ_DS(on)を有する１０００ＶパワーＭＯＳＦＥＴが形成されるような、良好な性能が生ずると考えられる。図７は、本発明のさらに他の実施態様によるアースなしのＶＭＯＳＦＥＴである。これは最適の構造ではないが、エピタキシーによる全てのドーピングの実施を可能にし、イオンインプランテーションの必要性を除去する。製造操作は、イオンインプランテーションを省略した以外は、既述した操作と同じである。酸化物は通常、湿ったＯ₂内で、ＳｉＣから成長した。この構造によって製造された第１垂直デバイスは作動したが、高いゲート漏れ電流を示し、限界電圧は＋１０Ｖを越えた。２５Ｖより高いドレインバイアスにおいて過度の漏れ電流が観察された。Ｖ_G＝２２Ｖにおけるこれらのデバイスの測定固有オン抵抗は約３５０ｍΩ−ｃｍ²であった。これらのデバイスに関して観察された高い限界電圧はｐ＝１ｘ１０¹⁷ｃｍ^-3（１Ｅ１７）の比較的高いチャンネルドーピングによるものであった。この重度チャンネルドーピングが高密度の界面トラップを惹起し、これが次に既述した酸化物中のＡｌの劣化効果（degr ading effect）による低い相互コンダクタンスと高いＲ_DS(on)とを惹起することによって低いチャンネル移動度に寄与すると想定された。チャンネルを重度にドーピングする理由は、ＳｉパワーＭＯＳＦＥＴに対して通常実施されるように、短い（ミクロン未満）ゲート長さを５０〜１００Ｖバイアスによって使用することを可能にするためであった。これらのデバイスの性能に基づいて、ｐ＝１〜２ｘ１０¹⁶ｃｍ^-3（１−２Ｅ１６）を有する厚い（１．４μｍ）低ドープトチャンネル領域を伴って、次のセットのウェファーを製造した。ドレイン領域は約ｎ＝３〜８ｘ１０¹⁵ｃｍ^-3（３−８Ｅ１５）でドーピングされ、５μｍ厚さであった。これらの厚さは、空乏（depletion）領域がドレインを通り抜けてｎ＋基板に達する前に、５０Ｖ操作を可能にした。これらのデバイスは重度ドープトデバイスよりも非常に良好な特性を有するが、チャンネル層にアースの存在しないことがＩ−Ｖ特性に明白に影響を与えることが判明した。Ｉ−Ｖ曲線は、約６０Ｖのドレイン電圧に達するまで、飽和電流が殆ど生じないことを示した。曲線の直線領域では非常に高い抵抗（１３，０００〜１５，０００Ω）が観察された。デバイスにタングステンランプを照射した場合に、これらの特性は明白に改良された。この直線領域は１１５０Ωの非常に低い抵抗を有し、Ｖ_D＝１０Ｖ未満において曲線は飽和状態に達するが、飽和はかなり傾斜的であった（出力抵抗＝１５，０００Ω）。照射がｐ−ｎ接合における幾つかの電子孔対を形成し、これがチャンネル電荷の若干のブリードオフ（blee ding off）を可能にし、アース効果を生ずると考えられる。同様に、高いドレイン電圧はより多くの接合漏れを生じ、これもチャンネル層を効果的にアースする。これらのＲＴ特性は一般に好ましくないが、大きい接合漏れ電流がチャンネル層をアースすることを可能にするので、これらのデバイスは高温において良好に作動すると考えられる。図８は、これらのアースなしデバイスの１つの照射下で得られたＩ−Ｖ曲線の典型的なセットを示す。図８は、本発明の他の実施態様による、ゲート長さ１．４μｍとゲート周縁４ｍｍとを有するアースなしＶＭＯＳＦＥＴに関する電流− 電圧特性のプロットである。このデバイスは、約ｐ＝１．３ｘ１０¹⁶ｃｍ^-3（１．３Ｅ１６）のチャンネルドーピングを有した。限界電圧はＶ_th＝＋５．５Ｖであり、最大相互コンダクタンスは１．５７ｍＳ（約０．３９ｍＳ／ｍｍ）であった。直線領域における抵抗は約６３５Ωであり、これはＶ_G＝１９Ｖにおける約４３０ｍΩ−ｃｍ²のＲ_DS(on)に対応する。図９は本発明によるＭＯＳＦＥＴの製造に用いる組合せ（interdigitated）マスク設計の写真図を示す。これらの小面積デバイスのマスク設計は、既述した多重フィンガー状（multiple fingered）溝設計を有する。８フィンガーによる左接点パッドはゲート接点である。各フィンガーにエッチングされた５μｍｘ２５０μｍ幅溝が存在し、それを部分的に覆う１０μｍ幅ゲート接点が存在する。右側の接点パッドから生ずる９ソース接点フィンガーがゲートフィンガーを囲む。これらのフィンガーを囲む大きいアウトラインは、メサ形エッジ末端がエピ層を通って基板までエッチングされる箇所である。このメサ形エッジ末端はドレイン −ドリフト層における空乏領域を限定し、その面積は１．０３ｘ１０^-3ｃｍ^-2である。しかし、ソース及びゲートフィンガーが配置されるデバイスの活性面積は６．７ｘ１０^-4ｃｍ^-2である。ＵＭＯＳデバイスではマスクを用いたが、例えば図２〜４及び７に示すような、他のＶＭＯＳ断面設計もＭＯＳＦＥＴを形成するために組合せマスクを用いる。さらに、例えば方形又は六辺形セルのような、他の種々な構造も本発明による種々なＭＯＳＦＥＴ構造の形成に使用可能であることは当業者に明らかであろう。本発明の典型的な好ましい実施態様を図面及び明細書において開示し、特定の条件（terms）を用いるが、これらは包括的なかつ説明的な意味でのみ用いるものであり、下記請求の範囲に記載する本発明の範囲を限定する目的で用いるものではない。

【手続補正書】特許法第１８４条の８【提出日】１９９４年１１月１６日【補正内容】差し替え用紙第３頁及び第３／１頁の翻訳文：原翻訳文の第２頁第２３行〜第３頁第１３行（問題を解決しようとする・・・・・同じ伝導形を有する。）と差し替える。問題を解決しようとするこれらの先行技術の試みは、オン抵抗を低下させようとして種々な構造のＳｉ半導体材料を含むものであった。例えば、ウエノ（Ueno）等による日本特許出願第０４−２３９７７８号及びフジ（Fuji）等による日本特許出願第０４−０２９３６８号に見られるような、他の構造体も炭化ケイ素中に形成されているが、これらの先行技術の試みはＳｉ半導体材料自体における固有の限界を充分に理解することができず及び／又は構造体のオン抵抗及びドレイン領域に関連した問題を認識することができなかった。したがって、発明者の知る限りでは、低いオン抵抗と、高電圧のための高い温度範囲とを有するパワーＭＯＳＦＥＴは現在存在しない。発明の概要それ故、本発明は低いオン抵抗と、高電圧のための高い温度範囲とを有するパワーＭＯＳＦＥＴを提供する。炭化ケイ素における材料処理方法を理解し、開発することによって、炭化ケイ素中に形成されるパワーＭＯＳＦＥＴはＳｉ中に形成される通常のパワーＭＯＳＦＥＴに比べてオン抵抗と高温性能との改良を提供する。さらに詳しくは、パワー金属酸化物半導体電界効果形トランジスタ（ＭＯＳＦＥＴ）は炭化ケイ素中に形成されたドレイン領域、チャンネル領域及びソース領域を有する。ドレイン領域は第１伝導形（first conductivity type）の炭化ケイ素の基板と、同じ伝導形を有する基板に隣接する炭化ケイ素のドレイン−ドリフト領域とを有する。チャンネル領域はドレイン−ドリフト領域に隣接し、ドレイン−ドリフト領域とは反対の伝導形を有する。ソース領域はチャンネル領域に隣接し、ドレイン−ドリフト領域と同じ伝導形を有する。請求の範囲（請求項１〜８を変更し、他の請求項は削除する）１．第１伝導形の炭化ケイ素から形成されたドレイン領域（２３）と；炭化ケイ素から形成された前記ドレイン領域（２３）上に配置され、前記ドレイン−ドリフト領域（２３）とは異なる第２伝導形を有するチャンネル領域（２４）と；前記チャンネル領域（２４）上に配置され、前記第１伝導形を有するソース領域（２５）と；前記ソース領域（２５）の第１部分上に配置されたソース電極（２６）と；前記ドレイン領域（２３）の第１部分に隣接して配置されたドレイン電極（３２）と前記ソース領域の第２部分に隣接して形成されるソース電極（２６）とを含む、低オン抵抗と高温範囲とを有するパワー金属酸化物半導体電界効果形トランジスタ（ＭＯＳＦＥＴ）（２０）であって、第１伝導形の炭化ケイ素の基板（２１）と前記第１伝導形を有する前記基板（２１）上に配置された炭化ケイ素のドレイン−ドリフト領域（２２）とを有する前記ドルイン領域（２３）と；前記ソース（２５）及びドルイン−ドリフト（２２）領域の第２部分と前記チャンネル領域（２４）の一部との中に形成されたＶ形溝と；前記溝中に配置され、前記ソース（２５）及びドレイン−ドリフト（２２）領域の前記第２部分の上に重なる絶縁層（３１）と；前記溝上に、前記ソース（２５）及びドルイン−ドリフト（２２）領域の前記第２部分に隣接して、前記チャンネル領域（２４）の前記一部中に配置されたゲート電極（３０）とを有することを特徴とする前記垂直パワーＭＯＳＦＥＴ（２０）。２．前記チャンネル（２４）及び前記ドレイン−ドリフト（２２）領域のメサ形エッジ末端をさらに含む請求項１記載の垂直パワーＭＯＳＦＥＴ（２０）。３．前記メサ形エッジ末端（３５）上に配置され、前記チャンネル領域（２４）と前記ゲート電極（３０）との間に配置された前記絶縁層（３１）よりも厚い不動態化層（３６）をさらに含む請求項２記載の垂直パワーＭＯＳＦＥＴ（２０）。４．炭化ケイ素の前記領域（２３、２４、２５）の少なくとも１つが３Ｃ、２Ｈ、４Ｈ、６Ｈ及び１５Ｒから成る群から選択されるポリタイプを有する請求項１〜３のいずれかに記載の垂直パワーＭＯＳＦＥＴ（２０）。５．前記チャンネル領域（２４）がアルミニウム及びホウ素から成る群からドーピングされる請求項１〜４のいずれかに記載の垂直パワーＭＯＳＦＥＴ（２０）。６．前記チャンネル領域（２４）が約２Ｅ１５〜約５Ｅ１８原子／ｃｍ³の範囲のドーピング密度を有する請求項５記載の垂直パワーＭＯＳＦＥＴ（２０）。７．前記チャンネル領域が約７Ｅ１５〜約１５Ｅ１５原子／ｃｍ³の範囲のドーピング密度を有する請求項５記載の垂直パワーＭＯＳＦＥＴ（２０）。８．前記チャンネル領域が約２．５Ｅ１８〜約３Ｅ１８原子／ｃｍ³の範囲のドーピング密度を有する請求項５記載の垂直パワーＭＯＳＦＥＴ（２０）。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＺ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＧＢ，ＨＵ，ＪＰ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＵ，ＬＶ，ＭＧ，ＭＮ，ＭＷ，ＮＬ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＫ，ＵＡ，ＵＳ，ＵＺ，ＶＮ

Claims

【特許請求の範囲】１．低オン抵抗と高温範囲とを有するパワー金属酸化物半導体電界効果形トランジスタ（ＭＯＳＦＥＴ）であって、炭化ケイ素基板と前記基板に隣接する炭化ケイ素のドレイン−ドリフト領域とを有する、炭化ケイ素のドレイン領域と；前記ドレイン−ドリフト領域に隣接し、前記ドレイン−ドリフト領域とは反対の伝導形を有する、炭化ケイ素のチャンネル領域と；前記チャンネル領域に隣接し、前記ドレイン−ドリフト領域と同じ伝導形を有する、炭化ケイ素のソース領域と；前記チャンネル領域に隣接する絶縁層と；前記絶縁層に隣接して形成されるゲート領域と；前記ソース領域の第２部分に隣接して形成されるソース電極と；前記ドレイン領域の第２部分に隣接して形成されるドレイン電極とを含むＭＯＳＦＥＴ。２．前記ソース電極が前記チャンネル領域に隣接して伸びる請求項１記載のＭＯＳＦＥＴ。３．前記ドレイン領域の前記基板が第１伝導形を有する炭化ケイ素から形成され、前記ドレイン領域の前記ドレイン−ドリフト領域が前記第１伝導形を有する炭化ケイ素から形成される請求項１又は２に記載のＭＯＳＦＥＴ。４．前記ドレイン領域の前記基板が第１伝導形を有する炭化ケイ素から形成され、前記ドレイン領域の前記ドレイン−ドリフト領域が反対伝導形を有する炭化ケイ素から形成される請求項１又は２に記載のＭＯＳＦＥＴ。５．前記ソース領域、前記チャンネル領域及び前記ドレイン−ドリフト領域のメサ形エッジ末端をさらに含む請求項１又は２に記載のＭＯＳＦＥＴ。６．前記絶縁層が二酸化ケイ素を含む請求項１記載のＭＯＳＦＥＴ。７．炭化ケイ素の前記領域の少なくとも１つが３Ｃ、２Ｈ、４Ｈ、６Ｈ及び１５Ｒから成る群から選択されるポリタイプを有する請求項１記載のＭＯＳＦＥＴ。８．前記第１伝導形がｎ形炭化ケイ素を含み、前記反対伝導形がｐ形炭化ケイ素を含む請求項１〜４のいずれかに記載のＭＯＳＦＥＴ。９．前記第１伝導形がｐ形炭化ケイ素を含み、前記反対伝導形がｎ形炭化ケイ素を含む請求項１〜４のいずれかに記載のＭＯＳＦＥＴ。１０．前記ソース電極と前記ドレイン電極とがニッケルを含む請求項１記載のＭＯＳＦＥＴ。１１．前記ゲート電極が金属から形成されたゲート接点を含む請求項１記載のＭＯＳＦＥＴ。１２．前記ゲート電極がポリシリコンから形成されたゲート接点を含む請求項１記載のＭＯＳＦＥＴ。１３．前記チャンネル層がアルミニウムをドーピングされる請求項１又は２に記載のＭＯＳＦＥＴ。１４．前記チャンネル層がホウ素をドーピングされる請求項１又は２に記載のＭＯＳＦＥＴ。１５．前記チャンネル領域が２Ｅ１５〜５Ｅ１８原子／ｃｍ³のドーピング範囲を有する請求項１又は２に記載のＭＯＳＦＥＴ。１６．低オン抵抗と高温範囲とを有する垂直パワー金属酸化物半導体電界効果形トランジスタ（ＭＯＳＦＥＴ）であって、第１伝導形を有する炭化ケイ素基板と；前記基板上の、ドレイン−ドリフト領域を形成するための前記第１伝導形を有する炭化ケイ素の第１層と；前記第１層上の、チャンネル層を形成する、第２伝導形を有する炭化ケイ素の第２層と；前記第２層上の、ソース領域を形成する、前記第１伝導形を有する炭化ケイ素の第３層と；前記ドレイン領域、前記チャンネル領域及び前記ソース領域の第１部分上の絶縁層と；前記絶縁層上のゲート電極と；前記ソース領域の第２部分上に形成されるソース電極と；前記ドレイン領域の第２部分上に形成されるドレイン電極とを含むＭＯＳＦＥＴ。１７．前記ソース電極が前記チャンネル領域の第２部分上に伸びる請求項１６記載のＭＯＳＦＥＴ。１８．前記ソース領域、前記チャンネル領域及び前記ドレイン−ドリフト領域のメサ形エッジ末端をさらに含む請求項１６記載の垂直パワーＭＯＳＦＥＴ。１９．炭化ケイ素の前記領域の少なくとも１つが３Ｃ、２Ｈ、４Ｈ、６Ｈ及び１５Ｒから成る群から選択されるポリタイプを有する請求項１６記載の垂直パワーＭＯＳＦＥＴ。２０．前記第１伝導形がｎ形炭化ケイ素を含み、前記反対伝導形がｐ形炭化ケイ素を含む請求項１６記載の垂直パワーＭＯＳＦＥＴ。２１．前記第１伝導形がｐ形炭化ケイ素を含み、前記反対伝導形がｎ形炭化ケイ素を含む請求項１６記載の垂直パワーＭＯＳＦＥＴ。２２．前記チャンネル領域がアルミニウムをドーピングされる請求項１６記載の垂直パワーＭＯＳＦＥＴ。２３．前記チャンネル領域がホウ素をドーピングされる請求項１６記載の垂直パワーＭＯＳＦＥＴ。２４．前記チャンネル領域が２Ｅ１５〜５Ｅ１８原子／ｃｍ³のドーピング範囲を有する請求項１６記載の垂直パワーＭＯＳＦＥＴ。２５．低オン抵抗と高温範囲とを有する垂直パワー金属酸化物半導体電界効果形トランジスタ（ＭＯＳＦＥＴ）であって、第１伝導形の炭化ケイ素基板と、前記第１伝導形を有する、前記基板上の炭化ケイ素のドレイン−ドリフト領域とを有する、炭化ケイ素のドレイン領域と；炭化ケイ素から形成される、前記ドレイン−ドリフト領域上の、前記ドレイン −ドリフト領域とは異なる第２伝導形を有するチャンネル領域と；前記チャンネル領域上の、前記第１伝導形を有するソース領域と；前記ソース領域の第１部分上に形成されるソース電極と；前記ドレイン領域の第１部分上に形成されるドレイン電極と；前記ドレイン及びソース領域の第２部分と、前記ドレイン領域の前記第１部分との中に形成される溝と；前記溝上に、前記ドレイン及びソース領域の第２部分に隣接し、前記チャンネル領域の前記第１部分中に形成されるゲート領域とを含むＭＯＳＦＥＴ。２６．前記ソース領域が前記チャンネル領域の第２部分上に伸びる請求項２５記載の垂直パワーＭＯＳＦＥＴ。２７．前記ソース領域、前記チャンネル領域及び前記ドレイン−ドリフト領域のメサ形エッジ末端をさらに含む請求項２５記載の垂直パワーＭＯＳＦＥＴ。２８．前記第１伝導形がｎ形炭化ケイ素を含み、前記第２伝導形がｐ形炭化ケイ素を含む請求項２５記載の垂直パワーＭＯＳＦＥＴ。２９．前記第１伝導形がｐ形炭化ケイ素を含み、前記反対伝導形がｎ形炭化ケイ素を含む請求項２５記載の垂直パワーＭＯＳＦＥＴ。３０．前記チャンネル領域がアルミニウムをドーピングされる請求項２５記載の垂直パワーＭＯＳＦＥＴ。３１．前記チャンネル領域がホウ素をドーピングされる請求項２５記載の垂直パワーＭＯＳＦＥＴ。３２．前記チャンネル領域が２Ｅ１５〜５Ｅ１８原子／ｃｍ³のドーピング範囲を有する請求項２５記載の垂直パワーＭＯＳＦＥＴ。３３．前記溝が実質的にＵ形を有する請求項２５記載の垂直パワーＭＯＳＦＥＴ。３４．前記溝が実質的にＶ形を有する請求項２５記載の垂直パワーＭＯＳＦＥＴ。３５．低オン抵抗と高温範囲とを有する垂直パワー金属酸化物半導体電界効果形トランジスタ（ＭＯＳＦＥＴ）の製造方法であって、ドレイン領域を画定するために第１伝導形を有する炭化ケイ素の第１領域を形成する工程と；チャンネル領域を画定するために第２伝導形を有する、前記第１領域に隣接する炭化ケイ素の第２領域を形成する工程と；ソース領域を画定するために前記第１伝導形を有する、前記第２領域に隣接する炭化ケイ素の第３領域を形成する工程と；前記チャンネル領域に隣接して絶縁層を形成する工程と；前記絶縁層に隣接してゲート層を形成する工程とを含む前記方法。３６．前記ソース領域、前記チャンネル領域及び前記ドレイン−ドリフト領域のメサ形エッジ末端を形成する工程をさらに含む請求項３５記載の方法。３７．炭化ケイ素の前記領域の少なくとも１つが３Ｃ、２Ｈ、４Ｈ、６Ｈ及び１５Ｒから成る群から選択されるポリタイプを有する請求項３５記載の方法。３８．炭化ケイ素の領域を形成する工程が先行層上に炭化ケイ素をエピタキシャル成長させる工程を含む請求項３５記載の方法。３９．炭化ケイ素の第３領域を形成する工程が炭化ケイ素の第２領域の一部中に高温において炭化ケイ素をインプラントする工程を含む請求項３５記載の方法。４０．ソース領域へのソース接点を形成する工程と；ドレイン領域へのドレイン接点を形成する工程とをさらに含む請求項３５記載の方法。